JPS5857022B2 - Display switching device - Google Patents

Description

【発明の詳細な説明】 本発明は、カラーテレビジョン受像機等の画面に現在受
信しているチャンネル番号とか時計時刻を表示する装置
に係り、特にその文字表示位置を切換設定する表示切換
装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a device that displays the currently received channel number and clock time on the screen of a color television receiver, and more particularly to a display switching device that switches and sets the character display position. .

従来カラーテレビジョン受像機の陰極線管画面上にチャ
ンネル番号とか時刻を表示する装置がある。Conventionally, there is a device that displays the channel number and time on the cathode ray tube screen of a color television receiver.

この装置は選局に応じてそのチャンネル番号の情報をテ
レビジョン信号に重畳させたり、また内蔵した時計回路
の時計時刻信号に応じた情報をテレビジョン信号に重畳
させるものである。This device superimposes information on the channel number on the television signal according to the selected channel, and also superimposes information on the television signal according to the clock time signal of the built-in clock circuit.

このような装置の一種として、チャンネル番号も時計時
刻も同時に表示させようとする装置が試みられているが
、この場合は、チャンネル番号及び時計時刻の両方、又
は倒れか一方を選択して表示する態様も考えられる。One type of such device is a device that attempts to display both the channel number and the clock time at the same time, but in this case, the channel number and clock time are displayed by selecting both or one of them. Other aspects are also possible.

この場合、チャンネル番号及び時計時刻が常時画面上の
定まった位置に表示されるように設定されていると、画
面の中央側のものが残った場合、これをじゃまに感じる
ことがある。In this case, if the channel number and clock time are set to always be displayed at a fixed position on the screen, if the one in the center of the screen remains, this may feel like a hindrance.

本発明は上記の事情に対処すべくなされたもので、表示
内容に応じてその表示位置を自動的に切換えできるだけ
視覚上じゃまにならない位置に文字を表示し得るように
した表示位置切換装置を提供することを目的とするもの
である。The present invention has been made in order to cope with the above-mentioned circumstances, and provides a display position switching device that can automatically switch the display position according to the display content and display characters in a position that does not disturb the visual sense as much as possible. The purpose is to

以下本発明の実施例を第１図乃至第８図を参照して詳細
に説明する。Embodiments of the present invention will be described in detail below with reference to FIGS. 1 to 8.

すなわち、第１図において、１１は、テレビジョン受像
機の水平パルスＨが加えられる入力端子であり、１２は
垂直パルス■が加えられる入力端子である。That is, in FIG. 1, 11 is an input terminal to which the horizontal pulse H of the television receiver is applied, and 12 is an input terminal to which the vertical pulse 2 is applied.

また１３は、コントロール信号入力部であり、時計、時
刻、チャンネル番号の双方あるいは片方のみ表示すると
きとか、表示を無くすときなどに所定の人力信号が加え
られる。Reference numeral 13 denotes a control signal input section, to which a predetermined human input signal is applied when displaying only one or both of the clock, time, and channel number, or when eliminating the display.

この部分は後で詳述する。前記入力端子１１は、水平方
向位置決め回路１４、垂直方向位置決め回路１５、垂直
方向文字要素発生回路１６、水平方向文字要素発生回路
１７の各水平パルスカウンタ入力端子に接続されている
。This part will be explained in detail later. The input terminal 11 is connected to each horizontal pulse counter input terminal of a horizontal positioning circuit 14, a vertical positioning circuit 15, a vertical character element generation circuit 16, and a horizontal character element generation circuit 17.

また前記入力端子１２も、前記水平方向位置決め回路１
４、垂直方向位置決め回路１５、垂直方向文字要素発生
回路１６、水平方向文字要素発生回路１７の各垂直パル
スカウンタ入力端子に接続されている。Further, the input terminal 12 is also connected to the horizontal positioning circuit 1.
4. It is connected to the vertical pulse counter input terminals of the vertical positioning circuit 15, the vertical character element generating circuit 16, and the horizontal character element generating circuit 17.

また、前記コントロール信号入力部１３は、表示状態コ
ントロール回路１８に接続され、このコントロール回路
１８で得られる制御信号出力端子は、前記水平方向位置
決め回路１４、垂直方向位置決め回路１５の各制御端子
に接続されるとともに表示位置決め回路１９の制御端子
にも接続されている。Further, the control signal input section 13 is connected to a display state control circuit 18, and a control signal output terminal obtained from this control circuit 18 is connected to each control terminal of the horizontal positioning circuit 14 and the vertical positioning circuit 15. It is also connected to a control terminal of the display positioning circuit 19.

前記水平方向位置決め回路１４及び垂直方向位置決め回
路１５は、それぞれ垂直パルスに同期して水平パルスを
カウントするものであり、そのカウント数がある範囲に
ある場合は所定の出力信号を導出して表示位置決め回路
１９に加える。The horizontal positioning circuit 14 and the vertical positioning circuit 15 each count horizontal pulses in synchronization with vertical pulses, and when the count is within a certain range, they derive a predetermined output signal and position the display. Add to circuit 19.

前記水平パルスのカウント数がある範囲としたのは、こ
の範囲は、前記表示状態コントロール回路１８からの制
御信号で適宜選定されるからである。The reason why the horizontal pulse count is set in a certain range is that this range is appropriately selected by the control signal from the display state control circuit 18.

前記表示位置決め回路１９は、水平、垂直方向位置決め
回路１４．１５及び表示状態コントロール回路１８から
の各出力信号を入力情報として、この情報から判断して
、テレビジョン画面における時計時刻及びチャンネル番
号あるいは片方のみの表示位置を決める。The display positioning circuit 19 uses each output signal from the horizontal and vertical positioning circuits 14 and 15 and the display state control circuit 18 as input information, and judges from this information to determine the clock time and/or channel number on the television screen. Decide the display position of the chisel.

したがって、表示位置決め回路１９には、時計回路２２
、チャンネルラッチ回路２３の時刻信号及びチャンネル
番信号を保持している文字情報ラッチ回路２１の出力端
子も接続されている。Therefore, the display positioning circuit 19 includes the clock circuit 22.
, the output terminal of the character information latch circuit 21 holding the time signal and channel number signal of the channel latch circuit 23 are also connected.

そして、この表示位置決め回路１９の出力端子は文字信
号発生回路２４に接続されている。The output terminal of this display positioning circuit 19 is connected to a character signal generation circuit 24.

前記表示位置決め回路１９においては、時刻信号あるい
はチャンネル番信号若しくは両信号の水平、垂直位置が
決定されそのタイミングで文字情報ラッチ回路２１から
所望の信号がとりだされるから、このとりだされた信号
に対応する文字信号をつくる必要力ある。In the display positioning circuit 19, the horizontal and vertical positions of the time signal, the channel number signal, or both signals are determined, and a desired signal is taken out from the character information latch circuit 21 at that timing. There is a need to create character signals corresponding to

この文字信号は、文字情報に対応する信号としてあらか
じめ文字信号発生回路２４に設定されている。This character signal is set in advance in the character signal generation circuit 24 as a signal corresponding to character information.

そして、文字信号は、前記表示位置決め回路１９からの
文字情報と垂直・水平方向文字要素発生回路１６．１７
の出力とのゲー１とられることにより、１個づつの文字
の文字信号として発生され、出力バッファ回路２５に加
えられる。The character signal includes character information from the display positioning circuit 19 and vertical/horizontal character element generation circuits 16 and 17.
By taking the game 1 with the output of , character signals for each character are generated and added to the output buffer circuit 25 .

そしてこの出力バッファ回路２５の出力が陰極線管を含
む表示手段２６に加えられる。The output of this output buffer circuit 25 is then applied to a display means 26 including a cathode ray tube.

前記垂直・水平方向文字要素発生回路１６゜１７は、垂
直・水平方向に対する１個の文字の位置関係を設定する
もので、画面の文字表示範囲内を更に１個の文字区分毎
に区別するパルス信号を発生しており、垂直・水平方向
文字要素発生回路１６．１７の一致パルスが得られ、こ
れに加えて文字情報が得られるとこの情報に対応した文
字信号が発生して導出される。The vertical/horizontal character element generation circuits 16 and 17 are for setting the positional relationship of one character in the vertical and horizontal directions, and generate pulses for further distinguishing each character segment within the character display range on the screen. A matching pulse of the vertical/horizontal character element generating circuits 16 and 17 is obtained, and when character information is obtained in addition to this, a character signal corresponding to this information is generated and derived.

本発明においては、前記表示状態コントロール回路１８
、表示位置決め回路１９の部分を文字及び位置選択手段
として第２図１、ａ、ｂに示して説明する。In the present invention, the display state control circuit 18
The display positioning circuit 19 will be explained as a character and position selection means shown in FIGS. 1, a and b.

まず、第２図において、たとえば垂直方向の位置決めと
ともに、文字情報の何れか一方又は両方（時刻信号とチ
ャンネル番信号）を選択するための回路手段を説明する
。First, referring to FIG. 2, a circuit means for selecting one or both of character information (time signal and channel number signal) as well as positioning in the vertical direction, for example, will be explained.

２８は入力端子に水平パルスが加えられるフリップフロ
ップ回路でありフリップフロップ回路２９〜３４と順次
縦続接続されている。Reference numeral 28 denotes a flip-flop circuit to which a horizontal pulse is applied to an input terminal, and is successively connected in cascade with flip-flop circuits 29 to 34.

たとえば、水平パルスの８番目から１６番目の位置に第
１の表示面、１６番目から４０番目の位置に第２の表示
面を設定するものとすると図のような論理回路が構成さ
れる。For example, if the first display screen is set at the 8th to 16th horizontal pulse positions and the second display screen is set at the 16th to 40th positions, a logic circuit as shown in the figure is constructed.

ここで第１、第２の表示面ＡＩ。Ａ２は、第３図に示す
ように画面ＡＯの右上部に縦方向に並らんで設定される
ものとする。Here, the first and second display surfaces AI. It is assumed that A2 is set to be arranged vertically in the upper right corner of the screen AO as shown in FIG.

そして、時計時刻とチャンネル番号を同時に表示する場
合は、たとえば第１の表示面Ａ１に時計時刻、第２の表
示面にチャンネル番号を表示し、時計時刻とチャンネル
番号の何れか一方を表示する場合は、第１の表示面Ａ１
のみに表示するものとする。When displaying the clock time and channel number at the same time, for example, displaying the clock time on the first display surface A1 and the channel number on the second display surface, and displaying either the clock time or the channel number. is the first display surface A1
It shall be displayed only on

前述したフリップフロップ回路３１〜３４の出力は、表
示しようとする信号の表示位置と内容を選択するために
用いられるもので、ナンド回路３５．３６．３７に加え
られる。The outputs of the aforementioned flip-flop circuits 31 to 34 are used to select the display position and content of the signal to be displayed, and are applied to NAND circuits 35, 36, and 37.

前記フリップフロップ回路３１の第１出力端子は、ナン
ド回路３５．３６．３７の各第１入力端子に接続されて
いる。A first output terminal of the flip-flop circuit 31 is connected to each first input terminal of a NAND circuit 35, 36, 37.

また前記フリップフロップ回路３２の第１出力端子はナ
ンド回路３６の第２入力端子に接続され、第２出力端子
は前記ナンド回路３５ 、３７の各第２入力端子に接続
されている。Further, a first output terminal of the flip-flop circuit 32 is connected to a second input terminal of a NAND circuit 36, and a second output terminal is connected to each second input terminal of the NAND circuits 35 and 37.

また前記フリップフロップ回路３３の第１出力端子はナ
ンド回路３７の第３入力端子に接続され、第２出力端子
はナンド回路３５．３６の第３入力端子に接続されてい
る。Further, the first output terminal of the flip-flop circuit 33 is connected to the third input terminal of the NAND circuit 37, and the second output terminal is connected to the third input terminal of the NAND circuit 35, 36.

さらに前記フリップフロップ回路３４の第２出力端子は
ナンド回路３５，３６．３７の第４入力端子に接続され
ている。Further, the second output terminal of the flip-flop circuit 34 is connected to the fourth input terminal of the NAND circuits 35, 36, and 37.

そして、前記ナンド回路３５の出力端子は、ナンド回路
３９とともにフリップフロップ回路を構成するナンド回
路３８の第１入力端子に接続されている。The output terminal of the NAND circuit 35 is connected to the first input terminal of a NAND circuit 38 which together with a NAND circuit 39 constitutes a flip-flop circuit.

前記ナンド回路３８の出力端子は前記ナンド回路３９の
第１入力端子に接続され、このナンド回路３９の出力端
子はナンド回路３８の第２入力端子に接続されている。An output terminal of the NAND circuit 38 is connected to a first input terminal of the NAND circuit 39, and an output terminal of the NAND circuit 39 is connected to a second input terminal of the NAND circuit 38.

前記ナンド回路３６の出力端子は、前記ナンド回路３９
の第２入力端子に接続されるとともに、ナンド回路４１
とともにフリップフロップ回路を構成するナンド回路４
０の第１入力端子に接続されている。The output terminal of the NAND circuit 36 is connected to the NAND circuit 39.
is connected to the second input terminal of the NAND circuit 41.
NAND circuit 4 which together constitutes a flip-flop circuit
0 is connected to the first input terminal.

そして、前記ナンド回路４０の出力端子は前記ナンド回
路４１の第１入力端子に接続され、このナンド回路４１
の出力端子は前記ナンド回路４０の第２入力端子に接続
されている。The output terminal of the NAND circuit 40 is connected to the first input terminal of the NAND circuit 41.
The output terminal of is connected to the second input terminal of the NAND circuit 40.

また前記ナンド回路４１の第２入力端子には、前記ナン
ド回路３７の出力端子が接続されている。Further, the output terminal of the NAND circuit 37 is connected to the second input terminal of the NAND circuit 41 .

前記ナンド回路３８の出力端子は、アンド回路４２．４
３の第１入力端子に接続されており、また前記ナンド回
路４０の出力端子はナンド回路４４の第１入力端子に接
続されている。The output terminal of the NAND circuit 38 is an AND circuit 42.4.
The output terminal of the NAND circuit 40 is connected to the first input terminal of the NAND circuit 44.

さらに前記アンド回路４３．４４の出力端子はオア回路
４５の第１、第２入力端子にそれぞれ接続されている。Furthermore, the output terminals of the AND circuits 43 and 44 are connected to the first and second input terminals of the OR circuit 45, respectively.

前記アンド回路４２．４４の第２入力端子には、インバ
ータ回路４７．４６の直列回路の出力端子が接続され、
前記アンド回路４３．４４の第３入力端子にはインバー
タ回路４９．４８の直列回路の出力端子が接続されてい
る。The output terminal of the series circuit of the inverter circuit 47.46 is connected to the second input terminal of the AND circuit 42.44,
The output terminals of the series circuits of inverter circuits 49 and 48 are connected to the third input terminals of the AND circuits 43 and 44.

さらに前記インバータ回路４７．４９の各入力端子には
、同図すに示す表示状態コントロール回路のオア回路５
８．５９の出力端子がそれぞれ接続される。Further, each input terminal of the inverter circuit 47, 49 is connected to an OR circuit 5 of the display state control circuit shown in the figure.
8.59 output terminals are connected respectively.

次にこの表示状態コントローロ回路を説明すると、５１
．５２．５３は表示、非表示を切換えるための、第１、
第２、第３の切換スイッチである。Next, to explain this display state control circuit, 51
．． 52.53 is the first, for switching between display and non-display.
These are second and third changeover switches.

各切換スイッチ５１．５２．５３の入力端子には電源■
ＤＤが加えられている。The input terminals of each changeover switch 51, 52, and 53 are powered by ■
DD has been added.

前記切換スイッチ５１の出力端子は、ノイズ等での誤動
作を防止するための積分回路５４を介して、モノマルチ
バイブレーク回路あるいはカウンタ回路を用いたパルス
幅発生回路５６の入力端子に接続されるとともに前記オ
ア回路５１の第１入力端子に接続されている。The output terminal of the changeover switch 51 is connected to the input terminal of a pulse width generation circuit 56 using a mono-multi-by-break circuit or a counter circuit via an integration circuit 54 to prevent malfunctions due to noise or the like. It is connected to the first input terminal of the OR circuit 51.

そして前記パルス幅発生回路５６の出力端子はオア回路
５８の第２入力端子に接続される。The output terminal of the pulse width generating circuit 56 is connected to the second input terminal of an OR circuit 58.

また、前記切換スイッチ５２の出力端子も、積分回路５
５を介してパルス幅発生回路５７の入力端子に接続され
るとともにオア回路５９の第２入力端子に接続されてい
る。Further, the output terminal of the changeover switch 52 is also connected to the integrating circuit 5.
5 to an input terminal of a pulse width generation circuit 57 and to a second input terminal of an OR circuit 59.

そＬつ前記パルス幅発生回路５７の出力端子は前記オア
回路５９の第１入力端子に接続されている。The output terminal of the pulse width generating circuit 57 is connected to the first input terminal of the OR circuit 59.

前記切換スイッチ５３の出力端子は前記切換スイッチ５
２の出力端子に接続されている。The output terminal of the changeover switch 53 is connected to the changeover switch 5.
It is connected to the second output terminal.

また前記切換スイッチ５１の出力端子には、ダイオード
６０のカソードが接続されており、このダイオード６０
のアノードは抵抗６１を介してチャンネル切換時のチャ
ンネル切換信号が加えられる。Further, the output terminal of the changeover switch 51 is connected to the cathode of a diode 60.
A channel switching signal is applied to the anode of the channel via a resistor 61 at the time of channel switching.

次に上記表示状態コントロール回路の動作から説明する
。Next, the operation of the display state control circuit will be explained.

今、切換スイッチ５１がチャンネル番号表示用とすると
、このスイッチが入出力端子間を短絡されオンすると、
オア回路５８が出力論理”１″が得られる。Now, if the selector switch 51 is used to display the channel number, when this switch is turned on by shorting the input and output terminals,
The OR circuit 58 obtains an output logic "1".

また、切換スイッチ５２が時刻表示用とすると、このス
イッチのオンによりオア回路５９から出力論理”１″が
得られる。Further, if the changeover switch 52 is used for displaying the time, an output logic "1" is obtained from the OR circuit 59 by turning on this switch.

また、切換スイッチ５３はチャンネル番号を表示し時刻
表示をしていない状態で、一時的に時刻表示をするため
のスイッチである。Further, the changeover switch 53 is a switch for temporarily displaying the time in a state where the channel number is displayed and the time is not displayed.

また、ダイオード６０抵抗６１は、信号の逆流を阻止す
るとともに、チャンネル切換時に切換信号が加えられる
と、チャンネル番号を表示していない状態でも一時的に
チャンネル番号を表示するものである。Further, the diode 60 and the resistor 61 prevent the reverse flow of signals, and when a switching signal is applied at the time of channel switching, the channel number is temporarily displayed even when the channel number is not displayed.

このチャンネル切換信号は比較的短いものであってもパ
ルス幅発生回路５６によって、一定期間出力が得られる
。Even if this channel switching signal is relatively short, it can be output for a certain period of time by the pulse width generating circuit 56.

上記表示状態コントロール回路の出力が加えられる文字
選択回路部について動作を説明する。The operation of the character selection circuit section to which the output of the display state control circuit is applied will be explained.

まずフリップフロップ回路３１，３２，３３゜３４の出
力とパルス数の関係を第４図に示して説明する。First, the relationship between the outputs of the flip-flop circuits 31, 32, 33 and 34 and the number of pulses will be explained with reference to FIG.

第４図Ｂ、ｂ、ｃ、ｄの各パルスは、それぞれフリップ
フロップ回路３１．３２，３３゜３４の各第１出力端子
から得られる出力パルスである。The pulses B, b, c, and d in FIG. 4 are output pulses obtained from the first output terminals of the flip-flop circuits 31, 32, and 33, respectively.

そして、これ等のフリップフロップ回路３１．３２，３
３．３４の出力を利用して、ナンド回路３８．４０の出
力端子には、第４図ｅ、ｆに示すようなゲートパルスが
得られる。And these flip-flop circuits 31, 32, 3
Using the output of 3.34, gate pulses as shown in FIG. 4e and f are obtained at the output terminal of the NAND circuit 38.40.

第４図ｅのゲートパルスは、水平パルスの第８番目から
第２４番目までの期間に得られ、第４図ｆのゲートパル
スは水平パルスの第２４番目から第４０番目までの期間
帯られる。The gate pulse of FIG. 4e is obtained during the period from the 8th to the 24th horizontal pulse, and the gate pulse of FIG. 4f is obtained from the period from the 24th to the 40th horizontal pulse.

上記第４図ｅ、ｆのパルスは、前記表示状態コントロー
ル回路１８（第２図ｂ）からの信号とともに論理がとら
れ、表示すべき情報の選択とともに表示位置も決定する
。The pulses shown in FIG. 4e and f are logically combined with the signal from the display state control circuit 18 (FIG. 2b) to select the information to be displayed and also determine the display position.

たとえば表示状態コントロール回路１８において、チャ
ンネル番号と時計時刻の表示のための両方の切換スイッ
チ５１．５２がオンされていたとすると、オア回路５８
．５９から論理゛、 １１ Ｎ 、 １１が得られ、こ
れがインバータ回路４７．４９に加えられている。For example, in the display state control circuit 18, if both the changeover switches 51 and 52 for displaying the channel number and clock time are turned on, the OR circuit 58
．． Logic ゛, 11 N, 11 is obtained from 59 and is added to the inverter circuit 47.49.

ここで第４図ｅのパルス期間でのアンド回路４２の論理
入力は”１パ１”となり、アンド回路４３の論理入力は
１”“０″”１″となり、アンド回路４４の論理入力は
°゛０１１”“１″である。Here, the logic input of the AND circuit 42 during the pulse period of FIG. "011""1".

したがって、前記アンド回路４２から出力が得られ、こ
れでまずチャンネル番号に対応する文字信号を発生させ
ることができる。Therefore, an output is obtained from the AND circuit 42, which can first generate a character signal corresponding to the channel number.

次に第４図ｆのパルス期間（第３図のＡ２期間）になる
と、アンド回路４２の論理入力は”Ｏ”１１１アンド回
路４３の論理入力はＯｙｔ”０”１″アンド路４４の論
理入力は”１”１”１”となり、オア回路４５から出力
が得られ、これで時計時刻に対応する文字信号を発生す
ることができる。Next, in the pulse period f in FIG. 4 (period A2 in FIG. 3), the logic input of the AND circuit 42 is "O" 111, and the logic input of the AND circuit 43 is Oyt "0"1", the logic input of the AND circuit 44. becomes "1", "1", and "1", and an output is obtained from the OR circuit 45, thereby making it possible to generate a character signal corresponding to the clock time.

上記の表示状態は、チャンネル番号と時計時刻の両方を
表示する状態であったが、次にチャンネル番号のみを表
示したい場合は、表示状態コントロール回路において切
換スイッチ５１のみがオンされオア回路５８のみから論
理”１′′が得られる。The above display state is a state in which both the channel number and clock time are displayed, but next time when you want to display only the channel number, only the changeover switch 51 is turned on in the display state control circuit and only the OR circuit 58 is displayed. Logic "1" is obtained.

このときは、第４図ｅのパルス期でのアンド回路４２の
論理入力は゛１パ１″、アンド回路４２の論理入力はＩ
ＩＩ ｆｆ ＯＩＩ Ｎ Ｏ”アンド回路４４の論理入
力は”０゛”１”ＩＴ ０９１となりアンド回路４２の
みからの出力が得られチャンネル番号に対応する文字信
号を発生させるとともにその期間は、第３図のＡ１の期
間となる。At this time, the logic input of the AND circuit 42 in the pulse period of FIG.
II ff OII N O” The logic input of the AND circuit 44 becomes “0゛” 1” IT 091, and the output from only the AND circuit 42 is obtained, generating a character signal corresponding to the channel number, and the period is as shown in FIG. This will be the A1 period.

また第４図ｆの期間（第３図のＡ２）の期間では出力は
出ない。Further, no output is produced during the period f in FIG. 4 (A2 in FIG. 3).

次に時刻表示のための切換スイッチ５２のみがオンされ
ていたとすると、オア回路５９のみから論理＋１１９１
が得られる。Next, if only the changeover switch 52 for time display is turned on, the logic +1191
is obtained.

このときは、第４図ｅのパルス期間（第３図のＡ１）で
アンド回路４２の論理入力は”１′′”０″でありチャ
ンネル番号は選択しない。At this time, the logic input of the AND circuit 42 is "1" and "0" during the pulse period of FIG. 4e (A1 in FIG. 3), and no channel number is selected.

そしてアンド回路４３の論理入力は”１″”１″”１″
、アンド回路４４の論理入力は°０“０“″１パである
から、第４図ｅの期間でオア回路４５から出力が得られ
時刻表示用の文字信号を発生させることができる。And the logic input of the AND circuit 43 is "1""1""1"
, since the logical inputs of the AND circuit 44 are 00"0"1, an output is obtained from the OR circuit 45 during the period shown in FIG. 4e, and a character signal for time display can be generated.

第４図ｆの期間では、アンド回路４２．４３．４４から
は出力はなく表示はなされない。During the period f in FIG. 4, there is no output from the AND circuits 42, 43, 44 and no display is made.

したがって、上述した第２図ａ、ｂの回路によると、チ
ャンネル番号と時計時刻の両方を表示した場合は、第３
図の表示面ＡＩ、Ａ２にそれぞれ表示され、何れか一方
のみを表示した場合は、表示面Ａ１のみに表示されるこ
とになる。Therefore, according to the circuits shown in FIGS. 2a and 2b above, if both the channel number and clock time are displayed, the third
They are displayed on display surfaces AI and A2 in the figure, respectively, and if only one of them is displayed, it will be displayed only on display surface A1.

よって、常にチャンネル番号とか時計時刻は表示画面の
隅の方へ表示されることになり、中央に残っているよう
な感覚をなくすことができる。Therefore, the channel number and clock time are always displayed toward the corners of the display screen, eliminating the feeling that they remain in the center.

また表示状態コントロール回路において時計時刻表示用
の切換スイッチ５２のみがオンされている場合に、チャ
ンネル切換えがなされると、チャンネル切換信号による
ノイズが抵抗６１．ダイオード６０を介して加わり、オ
ア回路５８から出力が得られ一時的にチャンネル番号の
表示を得られチャンネル切換えを確認することができる
。Further, when a channel is switched when only the changeover switch 52 for clock time display is turned on in the display state control circuit, noise due to the channel switching signal is transmitted to the resistor 61. An output is obtained from the OR circuit 58 through the diode 60, and the channel number can be temporarily displayed to confirm channel switching.

さらにまたチャンネル番号のみが表示されている状態に
おいて、一時的に時計時刻を確認りようとする場合は、
スイッチ５３を押せば時計時刻を表示させ確認すること
ができる。Furthermore, if you want to temporarily check the clock time when only the channel number is displayed,
By pressing the switch 53, the clock time can be displayed and checked.

上記の動作説明は、第３図において表示面ＡＩ 。The above operation is explained on the display screen AI in FIG.

Ａ２の垂直方向に関する位置選択と文字情報選択動作説
明である。This is an explanation of position selection and text information selection operations in the vertical direction of A2.

したがって垂直方向に関する水平パルスＯカウント始め
は固定されている。Therefore, the beginning of the horizontal pulse O count in the vertical direction is fixed.

これは、垂直方向位置決め回路１５によって設定されて
いる。This is set by the vertical positioning circuit 15.

しかしながら、水平方向において、表示面Ａ１にチャン
ネル番号を表示するときは、Ａ１の水平方向の長さ分は
必要でないから、表示状態コントロール回路１８におい
てチャンネル番号表示用のスイッチがオンされていると
きは、水平方向に関するパルス発生タイミングが単安定
マルチバイブレータ等を用いて設定される。However, when displaying the channel number on the display surface A1 in the horizontal direction, the horizontal length of A1 is not necessary, so when the channel number display switch is turned on in the display state control circuit 18, , the pulse generation timing in the horizontal direction is set using a monostable multivibrator or the like.

この切換信号は、第１図に示したように表示状態コント
ロール回路１８から水平方向位置決め回路１４に制御信
号を加えることによって得られる。This switching signal is obtained by applying a control signal from the display state control circuit 18 to the horizontal positioning circuit 14 as shown in FIG.

すなわち、水平方向に関しては、水平走査線の途中にお
いて、ゲートパルスを作るタイミングが水平方向位置決
め回路１４によって決定されているがそのタイミングを
ずらしてやることによって切換えることができる。That is, in the horizontal direction, the timing of generating a gate pulse in the middle of a horizontal scanning line is determined by the horizontal positioning circuit 14, but it can be changed by shifting the timing.

なおこのことは、水平方向文字思索発生回路１７の出力
と発生した文字信号とのゲートをとることによっても達
成され、安定する。This can also be achieved and stabilized by gating the output of the horizontal character thought generation circuit 17 and the generated character signal.

なお上記の装置において、チャンネル番号と時計時刻と
の両方の表示あるいは非表示を切換えだけの機能であれ
ば、第５図に示す回路だけで充分である。In the above device, if the function is simply to switch between displaying and non-displaying both the channel number and clock time, the circuit shown in FIG. 5 is sufficient.

６２は表示、非表示のモード切換スイッチ、６３は積分
回路である。62 is a display/non-display mode changeover switch, and 63 is an integrating circuit.

第２図りと同一部は同符号を付して説明は省略する。Parts that are the same as those in the second diagram are given the same reference numerals and explanations will be omitted.

さらに本発明では、上記の回路に第６図に示す回路を加
えて表示状態切換スイッチの数を削減することができる
。Furthermore, in the present invention, the number of display state changeover switches can be reduced by adding the circuit shown in FIG. 6 to the above circuit.

以下第６図の回路について説明する。The circuit shown in FIG. 6 will be explained below.

すなわち６５は表示状態をサイクル的に切換える切換ス
イッチであり、たとえばタッチ電極式のものでトリガ信
号を発生することができる。That is, 65 is a changeover switch that changes the display state cyclically, and is, for example, a touch electrode type switch that can generate a trigger signal.

このスイッチ６５の出力は、微分回路６６を介して積分
回路６７に加えられるが、同じくこの積分回路６７に加
えられるチャンネル切換信号よりもその発生期間が充分
短くなるように設定されている。The output of this switch 65 is applied to an integrating circuit 67 via a differentiating circuit 66, and is set so that its generation period is sufficiently shorter than that of the channel switching signal also applied to this integrating circuit 67.

そして、前記積分回路６７の出力は、パルス幅識別回路
６８に加えられる。The output of the integration circuit 67 is then applied to a pulse width discrimination circuit 68.

このパルス幅識別回路（１の構成を説明する。The configuration of this pulse width identification circuit (1) will be explained.

入力端子６９はインバータ回路７０に接続され、このイ
ンバータ回路７０の出力端子はさらにインバータ回路７
１に接続されるとともにアンド回路７５の第２入力端子
に接続されている。The input terminal 69 is connected to an inverter circuit 70, and the output terminal of this inverter circuit 70 is further connected to an inverter circuit 70.
1 and the second input terminal of the AND circuit 75.

前記インバータ回路７１の出力端子はモノマルチバイブ
レーク回路７２に接続されるとともにアンド回路７４の
第１入力端子に接続されている。The output terminal of the inverter circuit 71 is connected to a mono-multi-by-break circuit 72 and to a first input terminal of an AND circuit 74.

そして前記モノマルチバイブレーク回路７２の出力端子
はさらにモノマルチバイブレーク７３を介して、前記ア
ンド回路７４の第２入力端子に接続されるとともに前記
アンド回路７５の第１入力端子に接続されている。The output terminal of the mono multi-bi break circuit 72 is further connected to a second input terminal of the AND circuit 74 and a first input terminal of the AND circuit 75 via a mono multi-bi break 73.

而して、前記アンド回路７４の出力端子は、パルス幅発
生回路７６のモノマルチバイブレーク回路７７の入力端
子に接続されるとともに、オア回路７８の第２入力端子
に接続される。The output terminal of the AND circuit 74 is connected to the input terminal of the mono-multi-by-break circuit 77 of the pulse width generation circuit 76 and to the second input terminal of the OR circuit 78.

そして、前記モノマルチバイブレーク回路７７の出力端
子はオア回路７８の第１入力端子に接続されている。The output terminal of the mono-multi-by-break circuit 77 is connected to the first input terminal of an OR circuit 78.

このオア回路７８の出力端子はたとえばオア回路８６の
第１入力端子に接続される。The output terminal of this OR circuit 78 is connected to a first input terminal of an OR circuit 86, for example.

また、前記アンド回路７５の出力端子は、表示すイクル
回路７９のインバータ回路８０の入力端子に接続される
。Further, the output terminal of the AND circuit 75 is connected to the input terminal of the inverter circuit 80 of the display cycle circuit 79.

このインバータ回路８０の出力端子はフリップフロップ
回路８１の入力端子に接続されている。The output terminal of this inverter circuit 80 is connected to the input terminal of a flip-flop circuit 81.

このフリップフロップ回路８１はたとえば、フリップフ
ロップ回路８２に縦続接続されている。This flip-flop circuit 81 is cascade-connected to a flip-flop circuit 82, for example.

前記フリップフロップ回路８１の第１出力端子はアンド
回路８４の第１入力端子に接続され、第２出力端子はア
ンド回路８３の第１入力端子に接続されている。A first output terminal of the flip-flop circuit 81 is connected to a first input terminal of an AND circuit 84, and a second output terminal is connected to a first input terminal of an AND circuit 83.

また前記フリップフロップ回路８２の第１出力端子はア
ンド回路８５の第２出力端子に接続され第２出力端子は
、アンド回路８３．８４の各第２入力端子に接続されて
いる。Further, the first output terminal of the flip-flop circuit 82 is connected to the second output terminal of the AND circuit 85, and the second output terminal is connected to each second input terminal of the AND circuits 83 and 84.

そして前記アンド回路８３の出力端子はオア回路８６．
８７の第２入力端子に接続され、アンド回路８４の出力
端子はオア回路８６の第３入力端子に接続され、アンド
回路８５の出力端子はアンド回路８７の第３入力端子に
接続されている。The output terminal of the AND circuit 83 is connected to the OR circuit 86.
The output terminal of the AND circuit 84 is connected to the third input terminal of the OR circuit 86 , and the output terminal of the AND circuit 85 is connected to the third input terminal of the AND circuit 87 .

上記の表示状態コントロール回路の動作を説明する。The operation of the above display state control circuit will be explained.

まず、切換スイッチ６５の人力があると、インバータ回
路７０．７１を通った信号とモノマルチバイブレーク回
路７２．７３を通った信号とがそれぞれアンド回路７４
．７５でゲートをとられるが、スイッチ６５からの信号
は充分短い期間であるためアンド回路７５のみから出力
が得られる。First, when the changeover switch 65 is operated manually, the signals passing through the inverter circuits 70 and 71 and the signals passing through the monomulti-by-break circuits 72 and 73 are transferred to the AND circuit 74.
．． However, since the signal from the switch 65 has a sufficiently short period, an output can be obtained only from the AND circuit 75.

またチャンネル切換信号は前記スイッチ６５からの信号
よりも充分長いのでチャンネル切換信号が加えられた場
合はアンド回路７４から出力が得られる。Furthermore, since the channel switching signal is sufficiently longer than the signal from the switch 65, an output is obtained from the AND circuit 74 when the channel switching signal is added.

このように上記パルス幅識別回路６８は、スイッチ６５
からの信号とチャンネル切換信号との識別動作を行い、
スイッチ６５からの信号があるとアンド回路７５から出
力が得られ、チャンネル切換信号が加れるとアンド回路
７４から出力が得られる。In this way, the pulse width discrimination circuit 68
performs an operation to distinguish between signals from and channel switching signals,
When there is a signal from the switch 65, an output is obtained from the AND circuit 75, and when a channel switching signal is applied, an output is obtained from the AND circuit 74.

前記アンド回路７４から出力があった場合、゛つまり、
チャンネル切換信号が加えられた場合はオア回路８６か
ら出力が得られチャンネル番号表示のための文字信号が
発生可能となる。When there is an output from the AND circuit 74, ``that is,
When a channel switching signal is applied, an output is obtained from the OR circuit 86 and a character signal for displaying a channel number can be generated.

次にスイッチ６５が操作されて、第７図ａに示すような
パルスが表示すイクル回路７９に加わるとすると、フリ
ップフロップ回路８１．８２の各第１出力端子からは第
７図す、ｃに示すような出力が得られる。Next, when the switch 65 is operated and a pulse as shown in FIG. 7a is applied to the cycle circuit 79, the pulses shown in FIG. You will get the output shown.

この結果、アンド回路８３からは第７図ｄに示す信号、
アンド回路８４からは第７図ｅに示す信号、アンド回路
８５からは第７図ｆに示す信号が順次得られることにな
る。As a result, the AND circuit 83 outputs the signal shown in FIG.
A signal shown in FIG. 7e is obtained from the AND circuit 84, and a signal shown in FIG. 7f is obtained from the AND circuit 85 in sequence.

したがって、オア回路８６．８７からは、第７図り、ｉ
に示す信号が得られる。Therefore, from the OR circuit 86.87, the seventh diagram, i
The signal shown is obtained.

この第７図り、ｉの信号について更に説明を加えると、
まずインバータ回路８０にパルスａ１が加わるまでは、
オア回路８６゜８７の出力は両方とも１″であるから、
チャンネル番号及び時計時刻の両信号が表示できること
になる。To further explain the signal of this seventh figure, i,
First, until pulse a1 is applied to the inverter circuit 80,
Since the outputs of the OR circuit 86°87 are both 1″,
Both the channel number and clock time signals can be displayed.

次にパルスａ２が加えられると、オア回路８７の出力は
０″となりチャンネル番号が残り時計時刻は消されるこ
とになる。Next, when pulse a2 is applied, the output of the OR circuit 87 becomes 0'', meaning that the channel number remains and the clock time is erased.

次にパルスａ３が加えられると、こんどは、チャンネル
番号が消え時計時刻があられれる。Next, when pulse a3 is applied, the channel number disappears and the clock time appears.

次にパルスａ３が加えられるとチャンネル番号、時計時
刻の両方とも消えることになる。Next, when pulse a3 is applied, both the channel number and clock time disappear.

さらにパルスａ４が加えられると両方が同時に現われ、
先の順序を繰り返すことになる。When pulse a4 is further applied, both appear simultaneously,
The previous sequence will be repeated.

上記のように第６図の回路を用いれば表示状態を１つの
スイッチの操作でサイクルさせることができる。If the circuit shown in FIG. 6 is used as described above, the display state can be cycled by operating one switch.

なお、時計時刻のみが表示されている状態でチャンネル
を切換えれば、パルス幅発生回路の動作によって一定時
間チヤンネル番号を表示することができる。Note that if the channel is switched while only the clock time is displayed, the channel number can be displayed for a certain period of time by the operation of the pulse width generation circuit.

以上説明したように本発明によると、チャンネル番号と
か時計時刻その他必要な文字を表示する機能をテレビジ
ョン受像機に設けた場合、その文字の表示位置が表示状
態によって常に目ざわりにならないような位置へ表示す
るようにしたものである。As explained above, according to the present invention, when a television receiver is provided with a function to display channel numbers, clock times, and other necessary characters, the display position of the characters is always moved to a position where it does not become a nuisance depending on the display state. It is designed to be displayed.

なお上記の実施例では、説明をわかりやすくするために
垂直方向に関する表示面ＡＩ、Ａ２を設定して説明した
か水平方向（第８図に示す）に表示面を設定しても同様
な考え方で実箔できるものであり、この場合は、設定さ
れた数の水平パルスをカウントしたときにパルスを発生
するモノマルチバイブレークを用いたパルス発生回路を
用いて水平方向位置決めを行えば良い。In the above embodiment, in order to make the explanation easier to understand, the display planes AI and A2 are set in the vertical direction, but the same idea applies even if the display plane is set in the horizontal direction (as shown in FIG. 8). In this case, horizontal positioning may be performed using a pulse generation circuit using a mono-multi-by-break that generates a pulse when a set number of horizontal pulses are counted.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明表示切換装置の一実施例を示す構成説明
図、第２図ａは、同図すの回路とともに本発明に係る文
字及び位置選択手段を構成する回路の原理図であり、同
図すは特にその表示状態切換回路を示す回路図、第３図
は表示状態の一例を説明するのに示した説明図、第４図
は、第２図ａの回路の動作を説明するのに示したタイミ
ングチャート、第５図は第２図りの回路の他の実施例を
示す回路図、第６図は第２図すの回路の更に他の実施例
を示す回路図、第７図は第６図の一部の動作を説明する
のに示したタイミングチャート、第８図は表示状態の他
の例を説明するのに示した説明図である。 １４・・・・・・水平方向位置決め回路、１５・−・・
・垂直方向位置決め回路、１６・・・・・・垂直方向文
字装素発生回路、１７・・・・・・水平方向文字窒素発
生回路、１８・・・・・・表示状態コントロール回路、
１９・−・・・・表示位置決め回路、２１・・・・・・
文字情報ラッチ回路、２２・・・・・・時計回路、２３
・・・・・・チャンネルラッチ回路、２４・・・・・・
文字信号発生回路、２５・・・・・・出力バッファ回路
、２６・・−・・−表示手段、２８〜３４・・・・・・
フリップフロップ回路、３５〜４１・・・・・・ナンド
回路、４２〜４４・・・・・・アンド回路、４５・・・
・・−オア回路、４６〜４９・・・・・・インバータ回
路、５１．５２・・・・・・切換スイッチ、５４．５５
・・・・・・積分回路、５６．５７・−・・・・モノマ
ルチバイブレーク回路、５８．５９・・・・−・オア回
路、６０・・・・・・ダイオード、Ａ１．Ａ２・・・・
−・表示面、６６・・・・・・微分回路、６７・・・・
・・積分回路、６８・・・・・・パルス幅識別回路、７
６・・・・・・パルス幅発生回路、７９・・・・・・表
示すイクル回路。FIG. 1 is a configuration explanatory diagram showing one embodiment of the display switching device of the present invention, and FIG. 3 is an explanatory diagram showing an example of the display state, and FIG. 4 is a circuit diagram showing the operation of the circuit shown in FIG. 2a. FIG. 5 is a circuit diagram showing another embodiment of the circuit shown in FIG. 2, FIG. 6 is a circuit diagram showing still another embodiment of the circuit shown in FIG. FIG. 6 is a timing chart shown to explain a part of the operation, and FIG. 8 is an explanatory diagram shown to explain another example of the display state. 14...Horizontal positioning circuit, 15...
・Vertical positioning circuit, 16... Vertical character element generation circuit, 17... Horizontal character nitrogen generation circuit, 18... Display state control circuit,
19...Display positioning circuit, 21...
Character information latch circuit, 22...Clock circuit, 23
...Channel latch circuit, 24...
Character signal generation circuit, 25...Output buffer circuit, 26...Display means, 28-34...
Flip-flop circuit, 35-41... NAND circuit, 42-44... AND circuit, 45...
...-OR circuit, 46-49... Inverter circuit, 51.52... Changeover switch, 54.55
......Integrator circuit, 56.57...Mono multi-bi break circuit, 58.59...OR circuit, 60...Diode, A1. A2...
- Display surface, 66...Differential circuit, 67...
...Integrator circuit, 68...Pulse width identification circuit, 7
6... Pulse width generation circuit, 79... Cycle circuit to be displayed.

Claims (1)

【特許請求の範囲】 １−゛文字情報ラッチ回路のチャンネル番号用、時計時
刻相等複数種の文字情報が文字信号発生回路に導入され
ることによって発生した文字信号を陰極線管画面に設定
された複数の表示面にそれぞれに表示することが可能な
第１の手段と、前記複数種の文字情報のうち零又は１つ
あるいは複数種類の文字情報を選択し前記文字信号発生
回路に加えることのできる第２の手段と、この第２の手
段によって１種類の文字情報が選択されることにより、
その表示面を画面の最つとも角部に設定されている表示
面に表示するように位置決めする第３の手段とを具備し
たことを特徴とする表示切換装置。 ２ 前記第２の手段は、表示状態切換スイッチとこのス
イッチに接続されたパルス幅発生回路を含みこのパルス
幅発生回路に切換スイッチとは別個の糸路でチャンネル
切換えに応答する信号を入力することによって、前記切
換スイッチがチャンネル番号表示用としてオンされてい
ない状態でもチャンネル切換時の切換信号が前記パルス
幅発生回路に加えられチャンネル番号を表示するように
したことを特徴とする特許請求の範囲第１項記載の表示
切換装置。 ３ 前記第２の手段は、表示状態切換スイッチのトリが
出力とチャンネル切換信号が共通に加えられるパルス幅
識別回路と、このパルス幅識別回路が前記トリガ出力を
検出したときにのみ出力が加えられる表示切換回路と、
前記パルス幅識別回路がチャンネル切換信号出力を検出
したときにのみ出力が加えられるパルス幅発生回路とを
含み、この表示切換回路は前記複数種の文字情報の全部
の同時非選択、同時選択及び１個づつの選択状態を循環
して形成するとともにパルス幅発生回路が動作したとき
はこの回路出力が優先することを特徴とする特許請求の
範囲第１項記載の表示切換装置。[Claims] 1-゛ A plurality of character signals generated by introducing a plurality of types of character information such as a channel number of a character information latch circuit and a clock time phase into a character signal generation circuit are set on a cathode ray tube screen. a first means capable of displaying each of the plurality of types of character information on the display screen thereof; and a first means capable of selecting zero, one, or plural types of character information from the plurality of types of character information and adding it to the character signal generation circuit. By using the second means and one type of character information being selected by this second means,
and third means for positioning the display screen so as to display the display screen on the display screen set at the corner of the screen. 2. The second means includes a display state changeover switch and a pulse width generation circuit connected to the switch, and inputs a signal responsive to channel switching to the pulse width generation circuit through a thread path separate from the changeover switch. According to the present invention, even when the changeover switch is not turned on for channel number display, a switching signal at the time of channel switching is applied to the pulse width generation circuit to display the channel number. The display switching device according to item 1. 3. The second means includes a pulse width identification circuit to which the output of the display state changeover switch and the channel switching signal are commonly applied, and an output is applied only when the pulse width identification circuit detects the trigger output. A display switching circuit,
and a pulse width generation circuit that outputs an output only when the pulse width identification circuit detects a channel switching signal output, and this display switching circuit can simultaneously deselect, simultaneously select, and select all of the plurality of types of character information. 2. The display switching device according to claim 1, wherein the selection states are cycled through and formed, and when the pulse width generation circuit is activated, priority is given to the output of this circuit.