JPS585540B2 - Tajiyuka Cairo - Google Patents

Description

【発明の詳細な説明】 この発明は、改良された信号多重化回路に係り、殊に、
通称ＰＣＭ通信に実施して好適なる新規な多重化回路に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improved signal multiplexing circuit, and more particularly, to
The present invention relates to a novel multiplexing circuit suitable for implementation in what is commonly called PCM communication.

従来、複数個の入力信号列を多重化して一系列の高速度
多重化信号として送出するためには、比較的大形の高速
度動作可能なゲートを多数使用しなければならないと云
う欠点を有していたものである。Conventionally, in order to multiplex multiple input signal streams and send them out as a series of high-speed multiplexed signals, a large number of relatively large gates capable of high-speed operation must be used. That's what I was doing.

従って、この発明の主たる目的は、かかる従来回路に用
いられていた大規模かつ高価な回路素子を用いることな
く、安定した高速度信号多重化回路を廉価に提供するこ
とにある。Therefore, the main object of the present invention is to provide a stable high-speed signal multiplexing circuit at a low cost without using the large-scale and expensive circuit elements used in such conventional circuits.

第１図は、従来の信号多重化回路の一例を示すもので、
入力信号列が４個の場合である。Figure 1 shows an example of a conventional signal multiplexing circuit.
This is a case where there are four input signal sequences.

第２図は、同上従来例の回路による波形図及びタイムチ
ャートの一例を示すものである。FIG. 2 shows an example of a waveform diagram and a time chart of the conventional circuit.

図示の例において、多重化された高速度信号と同一周波
数のクロツクＡは、入力端子１０を介して２分周カウン
タ１１に送入され、そのカウンタの出力端１２には、第
２図Ｂに示すような分周波形が得られ、この条周出力は
、１２を介して次の２分周カウンタ１３に送入され、そ
の出力端１４にはＣに示す波形の分周出力を得る。In the example shown, a clock A having the same frequency as the multiplexed high-speed signal is fed via an input terminal 10 to a divide-by-two counter 11, and an output 12 of the counter is provided as shown in FIG. 2B. A frequency-divided waveform as shown is obtained, and this frequency output is sent via 12 to the next 2-frequency divider counter 13, and at its output terminal 14, a frequency-divided output of the waveform shown in C is obtained.

この場合、さきのカウンタ１１の出力１５及び１３の出
力端１６には前記波形Ｂ，Ｃとは逆極性の波形の出力が
得られる。In this case, the outputs 15 of the counter 11 and the output terminal 16 of the counter 13 have waveforms with polarities opposite to those of the waveforms B and C.

第１図の１，２，３，４は、共に信号入力端であり、こ
こにはそれぞれ第２図Ｄ，Ｅ，Ｆ，Ｇに示した４系列の
信号が送入されるものとし、ゲート５，６，７及び８に
はこの入力信号を加えると同時に、前記分周カウンタ１
１，１３の各分周出力が図示のように２個づつ組み合わ
させて送入される。1, 2, 3, and 4 in FIG. 1 are all signal input terminals, and the four series of signals shown in FIG. At the same time, this input signal is applied to 5, 6, 7 and 8, and the frequency division counter 1
The frequency-divided outputs of 1 and 13 are sent in combinations of two as shown in the figure.

各ゲート５乃至８に対する送入信号の組み合せは、通常
ゲート５に於いて入力信号Ｄとカウンタ１１の正の出力
波形Ｂ：カウンタ１３の正の出力波形Ｃ１ゲート６にあ
っては第２の入力Ｅと逆極性のＢ１正のＣ１ゲート７に
対しては第３の入力Ｆ１正のＢ１逆のＣ１ゲート８に対
しては、信号Ｇと逆のＢ１逆のＣのような組み合せによ
りそれぞれ加えられる。The combination of input signals to each gate 5 to 8 is normally: input signal D at gate 5, positive output waveform B of counter 11: positive output waveform C1 of counter 13, and second input signal at gate 6. The third input F1 has the opposite polarity to E, B1 has the opposite polarity, C1 has the opposite polarity to gate 7, and the signal G has the opposite polarity. .

従って、ゲート５乃至８の出力端１７乃至２０からは、
論理操作の結果として第２図のＨ，Ｉ，Ｊ，Ｋに示す論
理出力が得られ、これを次のゲート９へ送大して処理す
ることになり、この出力端１３から多重化された高速度
信号Ｌを送出せしめる訳である。Therefore, from the output ends 17 to 20 of the gates 5 to 8,
As a result of the logic operation, logic outputs shown at H, I, J, and K in FIG. This causes the signal L to be sent out.

このように、従来の多重化回路によるときは、多重化せ
られるべき信号が高速であればあるほど低速の入力信号
を受信するゲート５乃至８も、多重化された高速度信号
を送出すべきゲート９も、すべて高速度動作の可能なゲ
ート素子により構成することが安定動作の確保のために
は不可欠の条件となり、このような高速度動作の可能な
ゲートは一般的に素子自体が高価であり、装置全体を大
規模化せざるを得ないという欠点を有するものである。In this way, when using a conventional multiplexing circuit, the higher the speed of the signal to be multiplexed, the more gates 5 to 8, which receive low-speed input signals, should also send out multiplexed high-speed signals. In order to ensure stable operation, it is essential that the gate 9 be constructed entirely of gate elements capable of high-speed operation, and such gates capable of high-speed operation generally require expensive elements themselves. However, this method has the disadvantage that the entire device has to be enlarged.

従って，本発明にあっては、斯る多重化回路を低廉かつ
小形の低速度ゲートと、極めて小数の高速度ゲートとを
併用して構成することにより、安定でしかも廉価小規模
の経済的な多重化回路を得ようとするものである。Therefore, in the present invention, by configuring such a multiplexing circuit using a combination of inexpensive and small-sized low-speed gates and an extremely small number of high-speed gates, it is possible to achieve a stable, inexpensive, small-scale, and economical multiplexing circuit. The aim is to obtain a multiplexing circuit.

以下、その一実施例を具体的に説明する。An example of this will be explained in detail below.

第３図は、本発明の一実施例を示すものであり、多動化
したのちの高速度信号と同一の周波数からなるクロツク
信号Ａは、入力端１を介して２分周カウンタ２へ送入し
、その出力端３からは、第４図Ｂに示すような分周波形
の出力を得、別の出力端４からは、Ｂとは逆特性の波形
を得る。FIG. 3 shows an embodiment of the present invention, in which a clock signal A having the same frequency as the high-speed signal after hyperactivity is sent to a divide-by-2 counter 2 via an input terminal 1. From the output terminal 3, a frequency-divided waveform as shown in FIG. 4B is obtained, and from another output terminal 4, a waveform with characteristics opposite to B is obtained.

次いで、さきの２分周カウンタ２の出力３を入力として
２分周動作を行なう第二のカウンタ５の出力端６には、
Ｃに示ような波形の分周出力が得らわ、出力端７には、
その逆特性の波形が得られる。Next, at the output terminal 6 of the second counter 5 which performs the frequency division by 2 operation using the output 3 of the previous frequency division counter 2 as input,
A divided output with a waveform as shown in C is obtained, and the output terminal 7 has the following:
A waveform with the opposite characteristics is obtained.

第３図に於いて、８，９，１０及び１１は、信号の入力
端子であって、複数個の被多重化入力信号Ｄ，Ｂ，Ｆ及
びＧが前記カウンタ５の分周出力と共に、後続の多重化
ゲート１２乃至１５へそれぞれ送入される。In FIG. 3, 8, 9, 10, and 11 are signal input terminals, and a plurality of multiplexed input signals D, B, F, and G are received together with the frequency-divided output of the counter 5 and subsequent signals. are sent to multiplexing gates 12 to 15, respectively.

このゲート入力の組み合せは図示の通りであるが、ゲー
ト１２に対しては信号Ｄとカウンタ５の出力Ｃの正の波
形、１３に対しては信号Ｆと分周出力Ｃの逆極性の波形
、１４に対しては信号Ｅと出力Ｃの正、１５に対しては
信号ＧとＣの逆のような形であり、例えばゲート１２の
動作を見るとこのゲート１２の一方の入力端に加えられ
る分周カウンタ５の出力６が高レベルの時にのみ、他方
の入力端８を介して送入される信号Ｄを、論理操作によ
りその出力をゲート１２の出力端１６へ送出し、この出
力端１６には、Ｈに示すような波形の出力が得られる。The combination of gate inputs is as shown in the figure.For the gate 12, the positive waveform of the signal D and the output C of the counter 5, for the gate 13, the waveform of the signal F and the divided output C of the opposite polarity, For 14, the signal E and output C are positive, and for 15, the signals G and C are inverse. For example, looking at the operation of gate 12, it is applied to one input terminal of gate 12. Only when the output 6 of the frequency dividing counter 5 is at a high level, the signal D applied via the other input 8 is sent to the output 16 of the gate 12 by a logic operation, and this output 16 In this case, a waveform output as shown in H is obtained.

同様の同作が他のゲート１３乃至１５に於いても行なわ
れる結果、各ゲートの出力端１７乃至１９にはそれぞれ
Ｉ，Ｊ，Ｋに示すような波形の出力が得られる。Similar operations are performed on the other gates 13 to 15, and as a result, outputs with waveforms as shown in I, J, and K are obtained at the output terminals 17 to 19 of each gate, respectively.

次いでゲート２０には、前記２分周カウンタ２の出力３
を介して正の波形のＢと共に、ゲート１２，１３の出力
１６，１７を介してＨ，Ｉの如き波形の出力が送入され
、その出力端２２には、Ｌに示すような波形の出力を得
ると同時に、別の２ゲート２１には、同様カウンタ２の
出力４を介して逆のＢ並びにゲート１４，１５の出力１
８，１９を介してＪ，Ｋなる波形の論理出力を送入し、
その出力端２３にはＭに示すような波形を送出する。Next, the gate 20 receives the output 3 of the divide-by-2 counter 2.
Along with the positive waveform B, outputs with waveforms such as H and I are sent through the outputs 16 and 17 of the gates 12 and 13, and the output terminal 22 has a waveform output as shown in L. At the same time, the other two gates 21 receive the inverse B via the output 4 of the counter 2 as well as the output 1 of the gates 14 and 15.
Input the logical outputs of waveforms J and K through 8 and 19,
A waveform as shown in M is sent to the output terminal 23.

さらに各ゲート２０，２１の出力２２，２３は、後続の
ゲート２４へ送入し、論理操作により、Ｎに示すような
高速度多重化信号をその出力端２５に得ることができる
。Furthermore, the output 22, 23 of each gate 20, 21 can be fed to a subsequent gate 24, and by logic operations a high-speed multiplexed signal as shown at N can be obtained at its output 25.

なお、ゲート入力での信号と、カウンタ出力の位相関係
とを最適に選ぶために前記各ゲートの入力端子には、２
６乃至３３に示すような位相調整用素子を挿入すること
は勿論可能である。In addition, in order to optimally select the phase relationship between the signal at the gate input and the counter output, two terminals are connected to the input terminal of each gate.
It is of course possible to insert phase adjustment elements such as those shown in 6 to 33.

本発明多重化回路は、以上の構成であるから、高速度動
作を必要とするゲート素子は単に２０，２１，２４のみ
であり、その他のゲートを比較的低速かつ小形のものと
しても充分なる動作安定性を確保することができ、この
結果装置全体が極めて小規模化され、当然に価格が低廉
となる等の実際的な利益を発揮するものである。Since the multiplexing circuit of the present invention has the above configuration, the gate elements that require high-speed operation are only 20, 21, and 24, and the other gates can operate sufficiently even if they are relatively slow and small. Stability can be ensured, and as a result, the entire device can be extremely small-sized, which naturally brings about practical benefits such as lower prices.

なお、本実施例に於いては、入力信号の数を４個とした
が、必ずしもこの例に限定されることはなく、２ｎ個（
ｎは２以上の整数）の任意なる入力信号を多重化する場
合にも適用可能なるものである。Although the number of input signals is 4 in this embodiment, it is not necessarily limited to this example, and may be 2n (2n).
The present invention can also be applied to multiplexing arbitrary input signals (n is an integer of 2 or more).

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の多重化回路の一例を示す回路図、第２図
は同上回路による信号波形を示すタイムチャート、第３
図は本発明の一実施例を示す回路図、第４図は同上のタ
イムチャートである。 ２，５・・・・・・２分周カウンタ、８，１１・・・・
・・信号の入力端子、１２〜１５・・・・・・多重化ゲ
ート、２０，２１，２４・・・・・・ゲート、Ａ，Ｂ，
Ｃ・・・・・・クロック信号、Ｄ，Ｅ，Ｆ，Ｇ・・・・
・・被多重化信号。Fig. 1 is a circuit diagram showing an example of a conventional multiplexing circuit, Fig. 2 is a time chart showing signal waveforms by the same circuit, and Fig. 3 is a circuit diagram showing an example of a conventional multiplexing circuit.
The figure is a circuit diagram showing one embodiment of the present invention, and FIG. 4 is a time chart of the same. 2, 5...2 frequency division counter, 8, 11...
...Signal input terminal, 12-15...Multiplexing gate, 20,21,24...Gate, A, B,
C...Clock signal, D, E, F, G...
...Multiplexed signal.

Claims (1)

【特許請求の範囲】[Claims] １ 縦続接続されたＮ段（Ｎは自然数）の２分周カウン
タと第ｉ段目（ｉ＝１〜Ｎ＋１）に２Ｎ−１＋１個のゲ
ートを有する多重化手段とを備え、前記第ｉ段目（ｊ＝
１−Ｎ）の２分周カウンタの出力を前記第（Ｎ＋１−ｊ
）段目のゲートに加えることにより第１段目の２ｎ個の
ゲートにそれぞれ加えられよ被多重化信号を各段毎に順
次多重化することを特徴とする多重化回路。1 comprising N stages (N is a natural number) of cascade-connected divide-by-2 counters and a multiplexing means having 2N-1+1 gates at the i-th stage (i=1 to N+1); (j=
The output of the divide-by-2 counter (1-N) is divided into the (N+1-j)th
) A multiplexing circuit characterized in that the signals to be multiplexed are sequentially multiplexed in each stage by being applied to the 2n gates of the first stage by adding the signals to the gates of the first stage.