JPS5852758A - プログラム可能論理装置の機能試験方法および装置 - Google Patents
プログラム可能論理装置の機能試験方法および装置Info
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- JPS5852758A JPS5852758A JP57155090A JP15509082A JPS5852758A JP S5852758 A JPS5852758 A JP S5852758A JP 57155090 A JP57155090 A JP 57155090A JP 15509082 A JP15509082 A JP 15509082A JP S5852758 A JPS5852758 A JP S5852758A
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- conductors
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特許請求の範囲第１項の１−意概念に記載さ
れたような方法および装置に関する。
れたような方法および装置に関する。
この種のプログラム可能な論理装置（ＰＬＡ）はたとえ
ばドイツ連邦共和国特許第２５１９１７８号明゛細書に
記載されている。Ｔ 、Ｗ、Ｗｉ Ｉ Ｉ ｉａｍｓお
よびＥ、Ｂ、Ｅｉｃｈｅｌｂｅｒｇｅｒの論文−Ｒａｎ
ｄｏｍＰａｔｔｅｒｎｓ Ｗｉｔｈｉｎ ａ ５ｔｒｕ
ｃｔｕｒｅｄ ５ｅｑｎｅｎｌｉａｌＬｏ ｇｉｃ
Ｄｅｓｉｇｎ’ 、 Ｄｉｇｅｓｔ、 ｏｆ Ｐ
ａｐｅｒｓ、 ＋ ９ ７ ７Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｔｅ５ｔ Ｓｙｍｐｏｓｉｕｍ、’第１９
〜２７頁、特に第２４．２５頁および第９図によれば、
この種のＰＬＡの機能試験は、多数のピッドパ々−ンを
その入力端に与え、出力端に生ずる出力ピントパターン
について所期のパターンからの偏差の有無を検査すると
いう方法で行なわれる。しかし、簡単なテストデータ発
生器により発せられ得る擬似乱数パターンを使用する場
合、多数の入相万端を有する大規模なＰ、 Ｌ Ａでは
、約１０００のビットパターンを使用しても、存在する
可能性のある回路誤りの約６０％しか発見され得ないと
いう欠点がある。すべての誤りを発見するためには、試
験すべきＰＬＡ回路に関係して特別に選定されたビット
パターンを発生１するテストデータ発生器が必要である
。しかし、ビットパターンの選定は費用および時間がか
かり、またそのために必要なテストデータ発生器は非常
に複雑でアル。
ばドイツ連邦共和国特許第２５１９１７８号明゛細書に
記載されている。Ｔ 、Ｗ、Ｗｉ Ｉ Ｉ ｉａｍｓお
よびＥ、Ｂ、Ｅｉｃｈｅｌｂｅｒｇｅｒの論文−Ｒａｎ
ｄｏｍＰａｔｔｅｒｎｓ Ｗｉｔｈｉｎ ａ ５ｔｒｕ
ｃｔｕｒｅｄ ５ｅｑｎｅｎｌｉａｌＬｏ ｇｉｃ
Ｄｅｓｉｇｎ’ 、 Ｄｉｇｅｓｔ、 ｏｆ Ｐ
ａｐｅｒｓ、 ＋ ９ ７ ７Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｔｅ５ｔ Ｓｙｍｐｏｓｉｕｍ、’第１９
〜２７頁、特に第２４．２５頁および第９図によれば、
この種のＰＬＡの機能試験は、多数のピッドパ々−ンを
その入力端に与え、出力端に生ずる出力ピントパターン
について所期のパターンからの偏差の有無を検査すると
いう方法で行なわれる。しかし、簡単なテストデータ発
生器により発せられ得る擬似乱数パターンを使用する場
合、多数の入相万端を有する大規模なＰ、 Ｌ Ａでは
、約１０００のビットパターンを使用しても、存在する
可能性のある回路誤りの約６０％しか発見され得ないと
いう欠点がある。すべての誤りを発見するためには、試
験すべきＰＬＡ回路に関係して特別に選定されたビット
パターンを発生１するテストデータ発生器が必要である
。しかし、ビットパターンの選定は費用および時間がか
かり、またそのために必要なテストデータ発生器は非常
に複雑でアル。
本発明の目的は、Ｐ Ｌ Ａの機能試験を完全に行ない
得る筒中な方法およ゛び装置を提供することである。
得る筒中な方法およ゛び装置を提供することである。
−この目的は、特許請求の範囲第１項に記載された方法
により達成される。
により達成される。
この方法を実現するための本発明による装置の特徴は、
特許請求の範囲第３項に記載されている。
特許請求の範囲第３項に記載されている。
本発明により得られる利点は特に、Ｐ Ｌ Ａの各個の
トランジスタがその機能を試験されることである。さら
に、本発明によれば、場所゛をとらない簡単な回路です
み、ＰＬλの自動試験が効率的に行なわれるという利点
が得られる。
トランジスタがその機能を試験されることである。さら
に、本発明によれば、場所゛をとらない簡単な回路です
み、ＰＬλの自動試験が効率的に行なわれるという利点
が得られる。
本発明による方法の有利な実施態様は特許請求の範囲第
２項に、また本発明による装置の有利な実施態様は同第
４項ないし第９項にあげられている。。
２項に、また本発明による装置の有利な実施態様は同第
４項ないし第９項にあげられている。。
以下、図面により本発明を一層詳細に説明する。
第１図にはＰＬＡが示されており、そのアントモ而゛に
は符号１が、またそのオア平面には符号２が付されてい
る。入力端Ｅ１ないしＥｎはアンドＪｌ面ｌの垂直な入
力導線ＥＬ１ないしＥＬｎと接続されており、これらの
入力導線とならんで接地導線Ｍ１ないしＭｎが配置され
ている。アンド平面１の水平な出力導線ＰＴＩは積項（
プロダクトターム）導線とも呼ばれる。１つの入力導線
と１つの積項導線との各交さ個所に１つの電界効果スイ
ッチングトランジスタたとえばＴＩが設けられていてよ
く、そのゲートは当該の人力導線たとえばＥＬ＋と接続
されており、またそのソース・ドレイン間は対応する接
地導線たとえばＭｌを交さ個所に位置する積項導線たと
えばＰＴＩと接続する。ＥＬ２とＰＴＩとの女さ個所お
よびＥＬｎとＰＴＩとの交さ個所は、第１図によれば、
スイツ一 チングトフンジスタを配置されていない。
は符号１が、またそのオア平面には符号２が付されてい
る。入力端Ｅ１ないしＥｎはアンドＪｌ面ｌの垂直な入
力導線ＥＬ１ないしＥＬｎと接続されており、これらの
入力導線とならんで接地導線Ｍ１ないしＭｎが配置され
ている。アンド平面１の水平な出力導線ＰＴＩは積項（
プロダクトターム）導線とも呼ばれる。１つの入力導線
と１つの積項導線との各交さ個所に１つの電界効果スイ
ッチングトランジスタたとえばＴＩが設けられていてよ
く、そのゲートは当該の人力導線たとえばＥＬ＋と接続
されており、またそのソース・ドレイン間は対応する接
地導線たとえばＭｌを交さ個所に位置する積項導線たと
えばＰＴＩと接続する。ＥＬ２とＰＴＩとの女さ個所お
よびＥＬｎとＰＴＩとの交さ個所は、第１図によれば、
スイツ一 チングトフンジスタを配置されていない。
積項導線ＰＴＩないしＰＴｎはそれらの左端にそれぞれ
、負荷要素として接続されたトランジスタＴＬ＋ないし
Ｔ Ｌ ｍを設けられており、そのゲートはそのソース
端子と接続されており、またそのドレイン端Ｐは供給電
圧ＵＤＤを！ｊえられている。導線ＰＴＩないしＴ’Ｔ
ｎは同時にオア平面２に対する人力導線をなしており、
それらの右端でそれぞれ１つのスイッチングトランジス
タＴｌｌないしＴｒｌを介して対状に互いに接続されて
いる。これらのトランジスタのゲートはシフトレジスタ
３の個々の段の出力端に接続さねている。シフトレジス
タ３は導線４を経て帰還結合されている。シフト方向は
矢印５により示されている。導線ＰＴＩないしＰＴｍと
ならんでオア平面２には接地導線ＭＬＩないしＭＬｍが
設けられており、他方垂直方向には出力導線ＡＬ＋ない
しＡＬｐが。
、負荷要素として接続されたトランジスタＴＬ＋ないし
Ｔ Ｌ ｍを設けられており、そのゲートはそのソース
端子と接続されており、またそのドレイン端Ｐは供給電
圧ＵＤＤを！ｊえられている。導線ＰＴＩないしＴ’Ｔ
ｎは同時にオア平面２に対する人力導線をなしており、
それらの右端でそれぞれ１つのスイッチングトランジス
タＴｌｌないしＴｒｌを介して対状に互いに接続されて
いる。これらのトランジスタのゲートはシフトレジスタ
３の個々の段の出力端に接続さねている。シフトレジス
タ３は導線４を経て帰還結合されている。シフト方向は
矢印５により示されている。導線ＰＴＩないしＰＴｍと
ならんでオア平面２には接地導線ＭＬＩないしＭＬｍが
設けられており、他方垂直方向には出力導線ＡＬ＋ない
しＡＬｐが。
延びている。ＰＬＡの出力端は符号ＡＩないし ・Ａｐ
を付されている。積項導線たとえばＰＴｔと出力導線た
とえばＡ Ｌ ］との交さ個所にはスイッチングトラン
ジスタたとえば’ｌ”＋２が設けられていてよく、それ
らのゲートは当該の水平導線たとえばＰＴｌと接続され
ており、またそれらのソース・ドレイン間はそれぞれ対
応する接地導線たとえばＭ Ｌ １を出力導線たとえば
ＡＬｌと接続している。ＰＴｌとＡＬ２との交さ個所に
は、たとえば、スイッチングトランジスタが設けられて
ぃない。出力導線Ａ Ｌ １ないしＡＬｐの下端には、
負荷要素として接続されたトランジスタＴＬＯＩ な
いしＴ Ｌ Ｏｐが配置杢れており、それらのゲートは
それらのソース端子と接続されており、またそれらのド
レイン端子は供給電圧（ＪＤＤを与えられている。
を付されている。積項導線たとえばＰＴｔと出力導線た
とえばＡ Ｌ ］との交さ個所にはスイッチングトラン
ジスタたとえば’ｌ”＋２が設けられていてよく、それ
らのゲートは当該の水平導線たとえばＰＴｌと接続され
ており、またそれらのソース・ドレイン間はそれぞれ対
応する接地導線たとえばＭ Ｌ １を出力導線たとえば
ＡＬｌと接続している。ＰＴｌとＡＬ２との交さ個所に
は、たとえば、スイッチングトランジスタが設けられて
ぃない。出力導線Ａ Ｌ １ないしＡＬｐの下端には、
負荷要素として接続されたトランジスタＴＬＯＩ な
いしＴ Ｌ Ｏｐが配置杢れており、それらのゲートは
それらのソース端子と接続されており、またそれらのド
レイン端子は供給電圧（ＪＤＤを与えられている。
平面１と２との間に選択回路の回路部分が設けられてい
る。これらのｌｎｉ路部分は詳細には１つの接地導線Ｍ
ｕと、２つの制御導線ｓＴ１およびＳＴ２と、それぞｔ
’ｔｐ’ｒ、＋ 、ＰＴ３などとＳ”Ｔ１との交さ個所
ならびにＰＴ２ 、ＰＴ４々どとＳＴ２との交さ個所に
位置する一連のスイッチングトランジスタたとえば５Ｔ
ｒｌおよびＳｔ Ｔ２とから成る３、これらのスイッチ
ングトランジスタのゲートはそれ□ぞれに対応する制御
導線と接続されており、またこれらのスイッチングトラ
ンジスタのソース・ドレイン間は接地導線Ｍｕを当該の
積項導線Ｐ’ｌ’１ないＬＰＴｍと接続している。制御
導線ＳＴＩおよびＳ’Ｔ２は１つのインバータ６の出力
端または入力、端に接続されてお１す１．このインバー
タの人力端はさらに１つのＤフリップ７０ツブ７の出方
端と接続されている。Ｄフリップ７０ツブ７の入力端は
導線４と接続されている。
る。これらのｌｎｉ路部分は詳細には１つの接地導線Ｍ
ｕと、２つの制御導線ｓＴ１およびＳＴ２と、それぞｔ
’ｔｐ’ｒ、＋ 、ＰＴ３などとＳ”Ｔ１との交さ個所
ならびにＰＴ２ 、ＰＴ４々どとＳＴ２との交さ個所に
位置する一連のスイッチングトランジスタたとえば５Ｔ
ｒｌおよびＳｔ Ｔ２とから成る３、これらのスイッチ
ングトランジスタのゲートはそれ□ぞれに対応する制御
導線と接続されており、またこれらのスイッチングトラ
ンジスタのソース・ドレイン間は接地導線Ｍｕを当該の
積項導線Ｐ’ｌ’１ないＬＰＴｍと接続している。制御
導線ＳＴＩおよびＳ’Ｔ２は１つのインバータ６の出力
端または入力、端に接続されてお１す１．このインバー
タの人力端はさらに１つのＤフリップ７０ツブ７の出方
端と接続されている。Ｄフリップ７０ツブ７の入力端は
導線４と接続されている。
ＰＬＡの入力端Ｅ１ないしＥｎはテストデータ発生器８
の相応の出方端と接続されており、他方Ｐ Ｌ Ａの出
力端ＡＩないしＡｐはテストデ′−タ評価装置９の相応
の入力端と接続されている。クロックパルス発生器１ｏ
がテストデータ発生器８にクロックパルスｖ１を、また
シフトレジスタ３にクロックパルスφ２を与える。
の相応の出方端と接続されており、他方Ｐ Ｌ Ａの出
力端ＡＩないしＡｐはテストデ′−タ評価装置９の相応
の入力端と接続されている。クロックパルス発生器１ｏ
がテストデータ発生器８にクロックパルスｖ１を、また
シフトレジスタ３にクロックパルスφ２を与える。
試験過程の開始時にテストデータ発生器８はリセット入
力端１１を介して、φ１のクロックパルス１３（第２図
）の出現の際にすべての入力端ＥｌないしＥｎに“０”
が存在するように設定されているものとする。同時にシ
フトレジスタ３はリセット入力端１２を介して、φ２の
クロックパルス１４（第２図）の出現の際に第１の段Ｓ
ＲＩの出力端には”０”が存在し、他のすべての段ＳＲ
２・・・ＳＲｒの出力端にはいずれも”１１が存在する
ように設定されているものとする。Ｄフリップ７０ツブ
７の出力端には１″が存在し、またインバータ６の出力
端には°０″が存在する。
力端１１を介して、φ１のクロックパルス１３（第２図
）の出現の際にすべての入力端ＥｌないしＥｎに“０”
が存在するように設定されているものとする。同時にシ
フトレジスタ３はリセット入力端１２を介して、φ２の
クロックパルス１４（第２図）の出現の際に第１の段Ｓ
ＲＩの出力端には”０”が存在し、他のすべての段ＳＲ
２・・・ＳＲｒの出力端にはいずれも”１１が存在する
ように設定されているものとする。Ｄフリップ７０ツブ
７の出力端には１″が存在し、またインバータ６の出力
端には°０″が存在する。
それにより、トランジスタＴ１１は阻ｆ（−されており
、ＰＴ２は５Ｔｒ２を経て接地電位にあり、またＰＴｌ
は活性化されている。す々わち、ＰＴＩはオア平面２の
範囲内でただ１つの積項導線として接地されていない。
、ＰＴ２は５Ｔｒ２を経て接地電位にあり、またＰＴｌ
は活性化されている。す々わち、ＰＴＩはオア平面２の
範囲内でただ１つの積項導線として接地されていない。
この条件は、すべての他の積項導線はインバータ６の入
力端または出力端とそれにより導通する制御トランジス
タとを経て直接的に接地されており、もしくは導通する
トランジスタＴ２１・・・Ｔｒｌを経てその対の他方の
積項導線と接続され、それにより間接的に接地されてい
るので、ｔ！Ｌ ｉｒ、する。入力端Ｅ１・・Ｅｎにお
けるビットパターン０．ｏ、・・・、０によりＰＴｌは
“１”にとどまるので、出力端ＡＩ・Ａｐの各々には、
もしそれに通ずる出力導線とＰＴＩとの交さ個所にスイ
ッチングトランジスタが存在しなければ、ｌ”が出現す
る。もしト、記交さ個所にスイッチングトランジスタが
存在すれば、当該の出力端には′０”が出現する。クロ
ック−パルス１５を含メてφ２のその後のクロックパル
スにより順次にシフトレジスタ３の他の出力端が′０”
にされるので、第３、第４などの積項導線が活性化され
る。
力端または出力端とそれにより導通する制御トランジス
タとを経て直接的に接地されており、もしくは導通する
トランジスタＴ２１・・・Ｔｒｌを経てその対の他方の
積項導線と接続され、それにより間接的に接地されてい
るので、ｔ！Ｌ ｉｒ、する。入力端Ｅ１・・Ｅｎにお
けるビットパターン０．ｏ、・・・、０によりＰＴｌは
“１”にとどまるので、出力端ＡＩ・Ａｐの各々には、
もしそれに通ずる出力導線とＰＴＩとの交さ個所にスイ
ッチングトランジスタが存在しなければ、ｌ”が出現す
る。もしト、記交さ個所にスイッチングトランジスタが
存在すれば、当該の出力端には′０”が出現する。クロ
ック−パルス１５を含メてφ２のその後のクロックパル
スにより順次にシフトレジスタ３の他の出力端が′０”
にされるので、第３、第４などの積項導線が活性化され
る。
φ２のクロックパルス１６がＤフリップ７０ツブ７の入
力端を“０”にするので、制御導線ＳＴＩおよびＳ Ｔ
２ Ｊ−、の信号は互いに交換される。それニヨり先
ずＰＴ２が活性化され（クロックパルス１７を含めてそ
の後のクロックパルスにより）、それから積項導線ＰＴ
２．ＰＴ４などが活性化される。
力端を“０”にするので、制御導線ＳＴＩおよびＳ Ｔ
２ Ｊ−、の信号は互いに交換される。それニヨり先
ずＰＴ２が活性化され（クロックパルス１７を含めてそ
の後のクロックパルスにより）、それから積項導線ＰＴ
２．ＰＴ４などが活性化される。
こうして、この第１の過程では出力端ＡＩないしＡｐに
順次に、オア平面２内のｍＷの積項導線のどの個所にト
ランジスタたとえばＴ１２が配置されているかをそれぞ
れ示すｍビットパターンが得られる、 続いて、第２の過程がφ１のクロックパルス１８により
開始される。それにより、入力端Ｅ１に対してのみ“１
″、他のすべて“の入力端に対しては′０”のビットパ
ターンが入力端Ｅ１・・・Ｅｎに与えられる。φ２のク
ロックパルス１９が再びＰＴｌを活性化するので、Ａ１
ないしＡｐにおける出力信号はアン、トモ而１内のトラ
ンジスタＴＩの存在または不存在に関係する。トランジ
スタＴｌが存在する場合には、Ｐ、ＴＩが′０”である
から、すべての出力信号は“】°であり、他方トランジ
スタＴ１が存在しない場合には、ＰＴｌが“１″である
から、ＰＴＩとＡＴ、１・・・ＡＬｐとの交さ個所にお
けるすべてのトランジスタ゛はそれぞれ当該の出力端に
おける“０”に１所する。クロックパルス２０を含めて
φ２のすべてのその後のクロックパルスは再び他のすべ
ての積項導線ＰＴ２ないしＲ’ｆ” ｍの段階的活性化
に通ずるので、その際にＥｌとＰＴ２ないしＰＴｍとの
すべての交さ個所について順次に、そこに場合によって
は設けられているスイッチングトランジスタの機能が検
査される。テスト結果はそのっどオアｉＴＺ面２を経て
出力端Ａ１・・・Ａｐに伝達されるので、オア平面２も
同時にテストされる。
順次に、オア平面２内のｍＷの積項導線のどの個所にト
ランジスタたとえばＴ１２が配置されているかをそれぞ
れ示すｍビットパターンが得られる、 続いて、第２の過程がφ１のクロックパルス１８により
開始される。それにより、入力端Ｅ１に対してのみ“１
″、他のすべて“の入力端に対しては′０”のビットパ
ターンが入力端Ｅ１・・・Ｅｎに与えられる。φ２のク
ロックパルス１９が再びＰＴｌを活性化するので、Ａ１
ないしＡｐにおける出力信号はアン、トモ而１内のトラ
ンジスタＴＩの存在または不存在に関係する。トランジ
スタＴｌが存在する場合には、Ｐ、ＴＩが′０”である
から、すべての出力信号は“】°であり、他方トランジ
スタＴ１が存在しない場合には、ＰＴｌが“１″である
から、ＰＴＩとＡＴ、１・・・ＡＬｐとの交さ個所にお
けるすべてのトランジスタ゛はそれぞれ当該の出力端に
おける“０”に１所する。クロックパルス２０を含めて
φ２のすべてのその後のクロックパルスは再び他のすべ
ての積項導線ＰＴ２ないしＲ’ｆ” ｍの段階的活性化
に通ずるので、その際にＥｌとＰＴ２ないしＰＴｍとの
すべての交さ個所について順次に、そこに場合によって
は設けられているスイッチングトランジスタの機能が検
査される。テスト結果はそのっどオアｉＴＺ面２を経て
出力端Ａ１・・・Ａｐに伝達されるので、オア平面２も
同時にテストされる。
続イて、φ１の次回クロツタパルス２１の出現により開
始される第３の過程では、ビットパターン０，１．０．
０・・・０が入力端Ｅ１・・・Ｅｎに与えられ、導線Ｐ
’ｌないしＰＴｍの前記のような駆動サイクルによりＥ
Ｌ２とＰＴＩ・・・ＰＴｍとのすべての交さ個所につい
て順次に、屯営に機能するトランジスタの存否が検査さ
れる。
始される第３の過程では、ビットパターン０，１．０．
０・・・０が入力端Ｅ１・・・Ｅｎに与えられ、導線Ｐ
’ｌないしＰＴｍの前記のような駆動サイクルによりＥ
Ｌ２とＰＴＩ・・・ＰＴｍとのすべての交さ個所につい
て順次に、屯営に機能するトランジスタの存否が検査さ
れる。
続いて、その後の過程でその他の入力導線の交き個所が
検査されるので、最終的にはアンド平面１内に存在する
すべてのトランジスタたとエバＴＩについて個々に機能
テストが行なわれたことになる。テスト結果はそのつど
オア甲面２を経て伝達される。
検査されるので、最終的にはアンド平面１内に存在する
すべてのトランジスタたとエバＴＩについて個々に機能
テストが行なわれたことになる。テスト結果はそのつど
オア甲面２を経て伝達される。
テストデータ評価装置９は出力ビツトパターン。
を受入れて、それらを処理して、所期の値からの偏差の
有無を判定する。これはたとえば、ＡＩ・・・Ａｐから
発せられるビットパターンの各々を受入れ、′そのつど
１ステツプずつシフトし、次回に発せられるビットパタ
ーンと所定の仕方で結び付け゛るシグニチュアレジスタ
により行なわれ得る。すべてのビットパターンが入力さ
れた後、すべての処理過程の和から１つの結果値すなわ
ち１つのシグニチュアが得られる。これが所期の値と一
致していれば、テス′トされたＰＬＡは誤りがない。
有無を判定する。これはたとえば、ＡＩ・・・Ａｐから
発せられるビットパターンの各々を受入れ、′そのつど
１ステツプずつシフトし、次回に発せられるビットパタ
ーンと所定の仕方で結び付け゛るシグニチュアレジスタ
により行なわれ得る。すべてのビットパターンが入力さ
れた後、すべての処理過程の和から１つの結果値すなわ
ち１つのシグニチュアが得られる。これが所期の値と一
致していれば、テス′トされたＰＬＡは誤りがない。
この方法の１つの変形として、先ず１つの積項導線たと
えばＰＴＪのみを活性化し、その状態ですべてのビット
パターンを順次にＥｌ−Ｅｎに与え、続いてＰＴ２のみ
を活性化し、その状態で再ヒスべてのビットパターンを
順次にＥｌ・・Ｅｎにり、アンド甲面１のすべての交さ
個所が個々のＬ下に並ぶ行のなかでそのつど左から右へ
順次に検査されるようにすることができる。
えばＰＴＪのみを活性化し、その状態ですべてのビット
パターンを順次にＥｌ−Ｅｎに与え、続いてＰＴ２のみ
を活性化し、その状態で再ヒスべてのビットパターンを
順次にＥｌ・・Ｅｎにり、アンド甲面１のすべての交さ
個所が個々のＬ下に並ぶ行のなかでそのつど左から右へ
順次に検査されるようにすることができる。
第１図の装置の主要な利点は、部分ＳＴ＋、ＳＴ２など
、ＳＴ口、５Ｔｒ２など、ＭｕおよびＴ’ｌｌ。
、ＳＴ口、５Ｔｒ２など、ＭｕおよびＴ’ｌｌ。
Ｔ２＋・・・Ｔｒｉから成る選択回路により、シフトレ
ジスタ３の個々の段の大きさを積項導線のラスタの大き
さに合わせ得ることである。２つの導線たとえばＰＴ＋
およびＴ’Ｔ２にそれぞれ１つの段たとえばＳＲ＋を対
応づけることにより、シフトレジスタ３の長さをほぼオ
ア平面２の垂直方向の大きさに合わせることができる。
ジスタ３の個々の段の大きさを積項導線のラスタの大き
さに合わせ得ることである。２つの導線たとえばＰＴ＋
およびＴ’Ｔ２にそれぞれ１つの段たとえばＳＲ＋を対
応づけることにより、シフトレジスタ３の長さをほぼオ
ア平面２の垂直方向の大きさに合わせることができる。
第３図はテストデータ発生器８の好ましい実施例を示す
。このテストデータ発生器は、各段から１つのノア・ゲ
ートを介して帰還結合されたシフトレジスタ２３を有し
、そのシフト方向は矢印２４で示されている。クロック
パルスφ１は入力端２４ａに午え゛られる。
。このテストデータ発生器は、各段から１つのノア・ゲ
ートを介して帰還結合されたシフトレジスタ２３を有し
、そのシフト方向は矢印２４で示されている。クロック
パルスφ１は入力端２４ａに午え゛られる。
大規模なＰ Ｌ Ａの場合、多数存在する積項導線が、
それぞれ２つの並び合う積項導線が同一の出力導線と結
合された交さ個所を有さないように配置されることは有
利であるヶ第４図はこのような実施例を示しており、積
項導線ＰＴ１およびＰＴ２は２つのトランジスタＴｖｌ
−およびＴｖ２を介してシフトレジスタ３のＪＲ８Ｒ＋
により同時に活性化される。すなわち、この段の出力端
に“０”が出現すると、トランジスタＴｖｌおよびＴｖ
２が阻ｆト状態となるので、Ｔ’ＴＩおよびＰＴ２は接
地−電位との接続を断たれる。シフトレジスタ３の他の
すべての段の出力端には同時に１“が発せられるので、
他のすべての積項導線ＰＴｘは対応するトランジスタＴ
ｖｘの導通により接地電位に接続されている。
それぞれ２つの並び合う積項導線が同一の出力導線と結
合された交さ個所を有さないように配置されることは有
利であるヶ第４図はこのような実施例を示しており、積
項導線ＰＴ１およびＰＴ２は２つのトランジスタＴｖｌ
−およびＴｖ２を介してシフトレジスタ３のＪＲ８Ｒ＋
により同時に活性化される。すなわち、この段の出力端
に“０”が出現すると、トランジスタＴｖｌおよびＴｖ
２が阻ｆト状態となるので、Ｔ’ＴＩおよびＰＴ２は接
地−電位との接続を断たれる。シフトレジスタ３の他の
すべての段の出力端には同時に１“が発せられるので、
他のすべての積項導線ＰＴｘは対応するトランジスタＴ
ｖｘの導通により接地電位に接続されている。
第５図は第１図による装置で出力端Ａ１・・・Ａｐの後
にマルチプレクサＭ Ｕ Ｘが設けられている実施例を
示す。テストデータ評価装置がｎ段のシグニチュアレジ
スタ９０を有していれば、出力端Ａ１ ・Ａｐはｎ個の
群Ｇ１ないしＯｎにまとめられ得る０先ずすべての群の
第１の出力端に生ずる出力がマルチプレクサＭＴＪＸを
経てシグニチュアレジスタ９０のｎ個の段９１ 、９Ｌ
２・・・９ｎに通され、続いてすべての群の第２の出力
端に生ずる出力が段９１．９２・・・９ｎに通される（
以下同様）。
にマルチプレクサＭ Ｕ Ｘが設けられている実施例を
示す。テストデータ評価装置がｎ段のシグニチュアレジ
スタ９０を有していれば、出力端Ａ１ ・Ａｐはｎ個の
群Ｇ１ないしＯｎにまとめられ得る０先ずすべての群の
第１の出力端に生ずる出力がマルチプレクサＭＴＪＸを
経てシグニチュアレジスタ９０のｎ個の段９１ 、９Ｌ
２・・・９ｎに通され、続いてすべての群の第２の出力
端に生ずる出力が段９１．９２・・・９ｎに通される（
以下同様）。
最後に、他の実施例では、出力端Ａ１・Ａｐの■−記ｎ
個の＃！￥ｉ０＋・・Ｇｎがそれぞれｎ個の群固有のナ
ントゲート８１．８２・・・８ｎの入力端に与えられ、
これらのナントゲートの出力端がシグニチュアレジスタ
９０のｎ個の段の入力端と接続されている。この実施例
の原理回路が第６図に示され２ている。この場・合、１
つの群にまとめられる出力端は、同一の積項導線と結合
された交さ個所を有する出力導線に接続されていてはな
らない。
個の＃！￥ｉ０＋・・Ｇｎがそれぞれｎ個の群固有のナ
ントゲート８１．８２・・・８ｎの入力端に与えられ、
これらのナントゲートの出力端がシグニチュアレジスタ
９０のｎ個の段の入力端と接続されている。この実施例
の原理回路が第６図に示され２ている。この場・合、１
つの群にまとめられる出力端は、同一の積項導線と結合
された交さ個所を有する出力導線に接続されていてはな
らない。
マルチプレクサＭ ［、Ｉ Ｘまたはナントゲート８１
゜１８′２・・・８ｎの使用によりシグニチュアレレス
々９０はその長さを積項導線の方向のＰＬＡのオア平面
２の大きさに合わされる。
゜１８′２・・・８ｎの使用によりシグニチュアレレス
々９０はその長さを積項導線の方向のＰＬＡのオア平面
２の大きさに合わされる。
第１図は本発明による装置の回路図、第２図は第１図の
説明のための電圧一時間ダイアグラム、第３図は第１図
の部分回路の回路図二第４図は第１図の部分回路の他の
実施例の回路図、第５図は第１図の他の部分回路の他の
実施例の回路図、第６′図は第５図に対して代替的な実
施例の回路図である。 １・・・アンド平面、２・・・オア平面、３・・シフト
レジスタ、４・・・帰還結合導線、５・・・シフト方向
、６・・・インバータ、７・・・Ｄワリツプフロツプ、
８１．・テストデータ発生器、９・・・テストデータ評
価装置、ｌＯ・クロックパルス発生器、１１−リセット
人力ｉ、２２・・・ナントゲート、２３・シフトレジス
タ、２４・・・シフト方向、２４ａ・・クロックパルス
入力端、８１〜８ｎ・・・ナントゲート、９０・・・シ
グニチュアレジスタ、Ａ１〜Ａｐ・・・出力端、Ｅ１〜
Ｅｎ・・・入力端、Ａ ｌ ｌ−Ａ Ｌ、ｐ・・・出力
導線１、ＥＬ ｌ−Ｅ Ｌ ｎ−人力導線、Ｍ １〜Ｍ
ｎ 、 Ｍ ｕ 。 Ｍ Ｌ ｌ −Ｍ Ｌｍ ・接地導線、ＭＩＸ ・
マルチ７゛レクサ、Ｐ Ｔ １〜に’ Ｔ ｍ ＝−積
項導線、ＳＴ ｒ １ 、 ＳＴ ｒ ２・制御トラン
ジスタ、Ｔｌ−・・・トランジスタ。 ＦＩＧ３ ＦＩＧ ４ ＦＩＧ５ ＩＧ６
説明のための電圧一時間ダイアグラム、第３図は第１図
の部分回路の回路図二第４図は第１図の部分回路の他の
実施例の回路図、第５図は第１図の他の部分回路の他の
実施例の回路図、第６′図は第５図に対して代替的な実
施例の回路図である。 １・・・アンド平面、２・・・オア平面、３・・シフト
レジスタ、４・・・帰還結合導線、５・・・シフト方向
、６・・・インバータ、７・・・Ｄワリツプフロツプ、
８１．・テストデータ発生器、９・・・テストデータ評
価装置、ｌＯ・クロックパルス発生器、１１−リセット
人力ｉ、２２・・・ナントゲート、２３・シフトレジス
タ、２４・・・シフト方向、２４ａ・・クロックパルス
入力端、８１〜８ｎ・・・ナントゲート、９０・・・シ
グニチュアレジスタ、Ａ１〜Ａｐ・・・出力端、Ｅ１〜
Ｅｎ・・・入力端、Ａ ｌ ｌ−Ａ Ｌ、ｐ・・・出力
導線１、ＥＬ ｌ−Ｅ Ｌ ｎ−人力導線、Ｍ １〜Ｍ
ｎ 、 Ｍ ｕ 。 Ｍ Ｌ ｌ −Ｍ Ｌｍ ・接地導線、ＭＩＸ ・
マルチ７゛レクサ、Ｐ Ｔ １〜に’ Ｔ ｍ ＝−積
項導線、ＳＴ ｒ １ 、 ＳＴ ｒ ２・制御トラン
ジスタ、Ｔｌ−・・・トランジスタ。 ＦＩＧ３ ＦＩＧ ４ ＦＩＧ５ ＩＧ６
Claims (1)
- 【特許請求の範囲】 １）入力導線、交さする積項導線および接地導線が１つ
のアンド平面にまとめられており、積項導線はさらに交
さする出力導線および接地導線と共に１つのオア平面に
まとめられており、また両手面の選択された交さ個所に
スイッチングトランジスタが設けられているプログラム
可能論理装置（ＰＬＡ）の機能を試験するため、先ず一
連のビットパターンが入力導線に与えられ、少々くとも
１つの平面に配置されているスイッチングトランジスタ
に関係して出力ビツトパターンが出力導線を経て導き出
され、こうして得られた結果について所期の結果からの
偏差の有無が検査される方法において、入力導線（ＥＬ
Ｉ・・・ＥＬｎ）が個々にかつ順次に論理的”１″を印
加され、他方すべての他の人力導線は論理的°０”を与
えられ、また積項導線（ＰＴＩ・・、ＰＴｍｎｌが個々
にまたは群ごとに順次に接地電位との接続を断たれ、他
方残りの積項導線または残りの積項導線群は接地電位と
の接続を保たれ、これらの過程で出力導線（ＡＬ １・
・・ＡＬｐ）に生ずるビットパターンがテストデ〜り評
価装置（９）に与えられることを特徴とするプログラム
可能論理装置の機能試験方法。 ２）すべての人力導線（ＥＬｔ・・・ＥＬｎ）に１つの
追加過程で論理的”Ｏ゛が与えられることを特徴とする
特許請求の範囲第１項記載の方法。 ３）入力導線、交さする積項導線および接地導線が１つ
のアンド平面にまとめられており、積項導線はさらに交
さする出力導線および接地導線と共に１つのオア平面に
まとめられており、また両手面の選択された交さ個所に
スイッチングトランジスタが設けられているプログラム
呵能論理装置（ＰＬＡ）の機能を試験するため、先ず一
連のピッドパ々−ンが入力導線に与えられ、少なくとも
１つの平面に配置されているスイッチングトランジスタ
に関係して出力ピントパターンが、出力導線を経て導き
出され、こうして得られた結果について所期の結゛宋か
らの偏差の有無が検査される装置において、人力導線（
ＥＬＩ・・、ＥＬｎ）が、ビットパターン０００・・・
０，１００・・・０．０１０・・・０．００１・・・０
および０００・・・１を発生するテストデータ発生器（
８）の出力端と接続されており、またシフトレジスタ（
３）が設けられており、その並列出力端（ＳＲ１・・・
ＳＲｒ ）の後に、接地電位にある接続点から少なくと
も１つの積項導線（ＰＴｌ）を切離すためにそれぞれ用
いられるスイッチング要素が対応づけられており、また
出力導線（Ａ Ｌ １・・・Ａ Ｌ ｐ ）がテストデ
ータ評価装置（９）と接続されていることを特徴とする
プログラム可能論理装置の機能試験装置。 ４）積項導線（ＰＴｔ・・・ＰＴｍ）がそれぞれ対（Ｐ
Ｔｔ、ＰＴｚ）にまとめられており、各列の第１の積項
導線（ＰＴＩ）は第１の制御トランジスタ（ＳＴｒｌ）
を介して、また各列の第２の積項導線（ＰＴ２）は第２
の制御トランジスク（ＳＴｒ２） を介して前記接地導
線の１つまたはもう１つの接地導線（Ｍｏ）に接続され
ており、第１の制御トランジスタ（ＳＴｒｌ）はインバ
ータ（６）の出力端に、また第２の制御トランジスタ（
ＳＴｒ２）はその出力端に接続されており、このインバ
ータ（６）はシフトレジスタ（３）の出力によりフリッ
プフロップ（７）を介して制御可能であり、また各列の
両積項導線（ＰＴＩ、ＰＴ２）■ が、制御入力端でシフトレジスタ（３）の並列出力端に
接続されているスイッチングトランジスタ（Ｔ１１）を
介して互いに接続されていることを特徴とする特許請求
の範囲第３項記載の装置。 ５）テストデータ発生器（８）が、各出力端からノアゲ
ート（２２）を介して帰還結合されたジフトレジスタ（
２３）を含んでいることを特徴とする特許請求の範囲第
３項記載の装置。 、ｆ３）積′項導線が対にまとめられており、各列の第
１の積項導線（ＰＴＩ）は第１の対応スイッチングトラ
ンジスタ（Ｔｖ １１ を介して、また各列の第２の積
項導線（ＰＴ２）は第２の対応スイッチングトランジス
タ（Ｔｖ２）を介して接地電位にある接続点と接続され
ており、またこのような対の両対応スイッチングトラン
ジスタの制御入力端がシフトレジスタ（３）の並列出力
端に接続されていることを特徴とする特許請求の範囲第
３項記載の装置。 ７）テストデータ評価装置がシダニチュアレジスタ（９
０）から成ることを特徴とする特許請求の範囲第３項記
載の装置。 ８）出力端（ＡＩ−Ａｐ）が群（、Ｇ １−・−Ｏｎ
）にまとめられており、各出力端に生ずる出力はマルチ
プレクサ（、ＭＴＪＸ”）の入力端に４えられてその群
固有の出力端に通され、そこからテストデータ評価装置
として用いられているシグニチゴアレジスダ（９０）の
群閏有の段の入力端にＬｌえられることを特徴とする特
許請求の範囲第３項記載の装置。 ９）出力端（ＡＩ−４ｐ）が群（０１−Ｏｎ）にまとめ
られており、１つの群にまとめられたすべての出力端は
その群に固有のナンドゲ−）（Ｒ１・・・８ｎ）の入力
端に接続されており、これらのナントゲートの出力端が
テストデータ評価装置として用いられているシグニチュ
アレジスタ（９０）の群固有の段の入力端と接続されて
いることを特徴とする特許請求の範囲第３項記載の装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31353681 | 1981-09-07 | ||
| DE19813135368 DE3135368A1 (de) | 1981-09-07 | 1981-09-07 | Verfahren und anordnung zur funktionspruefung einer programmierbare logikanordnung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5852758A true JPS5852758A (ja) | 1983-03-29 |
Family
ID=6141050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57155090A Pending JPS5852758A (ja) | 1981-09-07 | 1982-09-06 | プログラム可能論理装置の機能試験方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4517672A (ja) |
| EP (1) | EP0073946A3 (ja) |
| JP (1) | JPS5852758A (ja) |
| DE (1) | DE3135368A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216520A (ja) * | 1985-03-04 | 1986-09-26 | ラティス・セミコンダクター・コーポレイション | プログラム可能な論理装置 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4658400A (en) * | 1984-06-07 | 1987-04-14 | Trilogy Computer Development Partners, Ltd. | WSI tester |
| US4779273A (en) * | 1984-06-14 | 1988-10-18 | Data General Corporation | Apparatus for self-testing a digital logic circuit |
| US4701917A (en) * | 1984-06-20 | 1987-10-20 | Jones Thomas M | Diagnostic circuit |
| JPH073865B2 (ja) * | 1984-08-07 | 1995-01-18 | 富士通株式会社 | 半導体集積回路及び半導体集積回路の試験方法 |
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| US4635261A (en) * | 1985-06-26 | 1987-01-06 | Motorola, Inc. | On chip test system for configurable gate arrays |
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| FR2605112B1 (fr) * | 1986-10-10 | 1989-04-07 | Thomson Csf | Dispositif et procede de generation de vecteurs de test et procede de test pour circuit integre |
| DE3636560A1 (de) * | 1986-10-28 | 1988-05-05 | Ruetgerswerke Ag | Verfahren zur entsalzung von steinkohlenteeren und -pechen |
| GB8626517D0 (en) * | 1986-11-06 | 1986-12-10 | Int Computers Ltd | Testing programmable logic arrays |
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1063025B (it) * | 1975-04-29 | 1985-02-11 | Siemens Ag | Disposizione circuitale logica integrata e programmabile |
| US4216374A (en) * | 1978-08-11 | 1980-08-05 | John Fluke Mfg. Co., Inc. | Hybrid signature test method and apparatus |
| US4435805A (en) * | 1981-06-04 | 1984-03-06 | International Business Machines Corporation | Testing of logic arrays |
-
1981
- 1981-09-07 DE DE19813135368 patent/DE3135368A1/de not_active Withdrawn
-
1982
- 1982-07-23 US US06/401,229 patent/US4517672A/en not_active Expired - Fee Related
- 1982-08-11 EP EP82107302A patent/EP0073946A3/de not_active Withdrawn
- 1982-09-06 JP JP57155090A patent/JPS5852758A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61216520A (ja) * | 1985-03-04 | 1986-09-26 | ラティス・セミコンダクター・コーポレイション | プログラム可能な論理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4517672A (en) | 1985-05-14 |
| EP0073946A3 (de) | 1985-10-09 |
| DE3135368A1 (de) | 1983-03-31 |
| EP0073946A2 (de) | 1983-03-16 |
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