JPS5852758A - プログラム可能論理装置の機能試験方法および装置 - Google Patents
プログラム可能論理装置の機能試験方法および装置Info
- Publication number
- JPS5852758A JPS5852758A JP57155090A JP15509082A JPS5852758A JP S5852758 A JPS5852758 A JP S5852758A JP 57155090 A JP57155090 A JP 57155090A JP 15509082 A JP15509082 A JP 15509082A JP S5852758 A JPS5852758 A JP S5852758A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- output
- conductors
- product term
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特許請求の範囲第1項の1−意概念に記載さ
れたような方法および装置に関する。
れたような方法および装置に関する。
この種のプログラム可能な論理装置(PLA)はたとえ
ばドイツ連邦共和国特許第2519178号明゛細書に
記載されている。T 、W、Wi I I iamsお
よびE、B、Eichelbergerの論文−Ran
domPatterns Within a 5tru
ctured 5eqnenlialLo gic
Design’ 、 Digest、 of P
apers、 + 9 7 7Semicond
uctor Te5t Symposium、’第19
〜27頁、特に第24.25頁および第9図によれば、
この種のPLAの機能試験は、多数のピッドパ々−ンを
その入力端に与え、出力端に生ずる出力ピントパターン
について所期のパターンからの偏差の有無を検査すると
いう方法で行なわれる。しかし、簡単なテストデータ発
生器により発せられ得る擬似乱数パターンを使用する場
合、多数の入相万端を有する大規模なP、 L Aでは
、約1000のビットパターンを使用しても、存在する
可能性のある回路誤りの約60%しか発見され得ないと
いう欠点がある。すべての誤りを発見するためには、試
験すべきPLA回路に関係して特別に選定されたビット
パターンを発生1するテストデータ発生器が必要である
。しかし、ビットパターンの選定は費用および時間がか
かり、またそのために必要なテストデータ発生器は非常
に複雑でアル。
ばドイツ連邦共和国特許第2519178号明゛細書に
記載されている。T 、W、Wi I I iamsお
よびE、B、Eichelbergerの論文−Ran
domPatterns Within a 5tru
ctured 5eqnenlialLo gic
Design’ 、 Digest、 of P
apers、 + 9 7 7Semicond
uctor Te5t Symposium、’第19
〜27頁、特に第24.25頁および第9図によれば、
この種のPLAの機能試験は、多数のピッドパ々−ンを
その入力端に与え、出力端に生ずる出力ピントパターン
について所期のパターンからの偏差の有無を検査すると
いう方法で行なわれる。しかし、簡単なテストデータ発
生器により発せられ得る擬似乱数パターンを使用する場
合、多数の入相万端を有する大規模なP、 L Aでは
、約1000のビットパターンを使用しても、存在する
可能性のある回路誤りの約60%しか発見され得ないと
いう欠点がある。すべての誤りを発見するためには、試
験すべきPLA回路に関係して特別に選定されたビット
パターンを発生1するテストデータ発生器が必要である
。しかし、ビットパターンの選定は費用および時間がか
かり、またそのために必要なテストデータ発生器は非常
に複雑でアル。
本発明の目的は、P L Aの機能試験を完全に行ない
得る筒中な方法およ゛び装置を提供することである。
得る筒中な方法およ゛び装置を提供することである。
−この目的は、特許請求の範囲第1項に記載された方法
により達成される。
により達成される。
この方法を実現するための本発明による装置の特徴は、
特許請求の範囲第3項に記載されている。
特許請求の範囲第3項に記載されている。
本発明により得られる利点は特に、P L Aの各個の
トランジスタがその機能を試験されることである。さら
に、本発明によれば、場所゛をとらない簡単な回路です
み、PLλの自動試験が効率的に行なわれるという利点
が得られる。
トランジスタがその機能を試験されることである。さら
に、本発明によれば、場所゛をとらない簡単な回路です
み、PLλの自動試験が効率的に行なわれるという利点
が得られる。
本発明による方法の有利な実施態様は特許請求の範囲第
2項に、また本発明による装置の有利な実施態様は同第
4項ないし第9項にあげられている。。
2項に、また本発明による装置の有利な実施態様は同第
4項ないし第9項にあげられている。。
以下、図面により本発明を一層詳細に説明する。
第1図にはPLAが示されており、そのアントモ而゛に
は符号1が、またそのオア平面には符号2が付されてい
る。入力端E1ないしEnはアンドJl面lの垂直な入
力導線EL1ないしELnと接続されており、これらの
入力導線とならんで接地導線M1ないしMnが配置され
ている。アンド平面1の水平な出力導線PTIは積項(
プロダクトターム)導線とも呼ばれる。1つの入力導線
と1つの積項導線との各交さ個所に1つの電界効果スイ
ッチングトランジスタたとえばTIが設けられていてよ
く、そのゲートは当該の人力導線たとえばEL+と接続
されており、またそのソース・ドレイン間は対応する接
地導線たとえばMlを交さ個所に位置する積項導線たと
えばPTIと接続する。EL2とPTIとの女さ個所お
よびELnとPTIとの交さ個所は、第1図によれば、
スイツ一 チングトフンジスタを配置されていない。
は符号1が、またそのオア平面には符号2が付されてい
る。入力端E1ないしEnはアンドJl面lの垂直な入
力導線EL1ないしELnと接続されており、これらの
入力導線とならんで接地導線M1ないしMnが配置され
ている。アンド平面1の水平な出力導線PTIは積項(
プロダクトターム)導線とも呼ばれる。1つの入力導線
と1つの積項導線との各交さ個所に1つの電界効果スイ
ッチングトランジスタたとえばTIが設けられていてよ
く、そのゲートは当該の人力導線たとえばEL+と接続
されており、またそのソース・ドレイン間は対応する接
地導線たとえばMlを交さ個所に位置する積項導線たと
えばPTIと接続する。EL2とPTIとの女さ個所お
よびELnとPTIとの交さ個所は、第1図によれば、
スイツ一 チングトフンジスタを配置されていない。
積項導線PTIないしPTnはそれらの左端にそれぞれ
、負荷要素として接続されたトランジスタTL+ないし
T L mを設けられており、そのゲートはそのソース
端子と接続されており、またそのドレイン端Pは供給電
圧UDDを!jえられている。導線PTIないしT’T
nは同時にオア平面2に対する人力導線をなしており、
それらの右端でそれぞれ1つのスイッチングトランジス
タTllないしTrlを介して対状に互いに接続されて
いる。これらのトランジスタのゲートはシフトレジスタ
3の個々の段の出力端に接続さねている。シフトレジス
タ3は導線4を経て帰還結合されている。シフト方向は
矢印5により示されている。導線PTIないしPTmと
ならんでオア平面2には接地導線MLIないしMLmが
設けられており、他方垂直方向には出力導線AL+ない
しALpが。
、負荷要素として接続されたトランジスタTL+ないし
T L mを設けられており、そのゲートはそのソース
端子と接続されており、またそのドレイン端Pは供給電
圧UDDを!jえられている。導線PTIないしT’T
nは同時にオア平面2に対する人力導線をなしており、
それらの右端でそれぞれ1つのスイッチングトランジス
タTllないしTrlを介して対状に互いに接続されて
いる。これらのトランジスタのゲートはシフトレジスタ
3の個々の段の出力端に接続さねている。シフトレジス
タ3は導線4を経て帰還結合されている。シフト方向は
矢印5により示されている。導線PTIないしPTmと
ならんでオア平面2には接地導線MLIないしMLmが
設けられており、他方垂直方向には出力導線AL+ない
しALpが。
延びている。PLAの出力端は符号AIないし ・Ap
を付されている。積項導線たとえばPTtと出力導線た
とえばA L ]との交さ個所にはスイッチングトラン
ジスタたとえば’l”+2が設けられていてよく、それ
らのゲートは当該の水平導線たとえばPTlと接続され
ており、またそれらのソース・ドレイン間はそれぞれ対
応する接地導線たとえばM L 1を出力導線たとえば
ALlと接続している。PTlとAL2との交さ個所に
は、たとえば、スイッチングトランジスタが設けられて
ぃない。出力導線A L 1ないしALpの下端には、
負荷要素として接続されたトランジスタTLOI な
いしT L Opが配置杢れており、それらのゲートは
それらのソース端子と接続されており、またそれらのド
レイン端子は供給電圧(JDDを与えられている。
を付されている。積項導線たとえばPTtと出力導線た
とえばA L ]との交さ個所にはスイッチングトラン
ジスタたとえば’l”+2が設けられていてよく、それ
らのゲートは当該の水平導線たとえばPTlと接続され
ており、またそれらのソース・ドレイン間はそれぞれ対
応する接地導線たとえばM L 1を出力導線たとえば
ALlと接続している。PTlとAL2との交さ個所に
は、たとえば、スイッチングトランジスタが設けられて
ぃない。出力導線A L 1ないしALpの下端には、
負荷要素として接続されたトランジスタTLOI な
いしT L Opが配置杢れており、それらのゲートは
それらのソース端子と接続されており、またそれらのド
レイン端子は供給電圧(JDDを与えられている。
平面1と2との間に選択回路の回路部分が設けられてい
る。これらのlni路部分は詳細には1つの接地導線M
uと、2つの制御導線sT1およびST2と、それぞt
’tp’r、+ 、PT3などとS”T1との交さ個所
ならびにPT2 、PT4々どとST2との交さ個所に
位置する一連のスイッチングトランジスタたとえば5T
rlおよびSt T2とから成る3、これらのスイッチ
ングトランジスタのゲートはそれ□ぞれに対応する制御
導線と接続されており、またこれらのスイッチングトラ
ンジスタのソース・ドレイン間は接地導線Muを当該の
積項導線P’l’1ないLPTmと接続している。制御
導線STIおよびS’T2は1つのインバータ6の出力
端または入力、端に接続されてお1す1.このインバー
タの人力端はさらに1つのDフリップ70ツブ7の出方
端と接続されている。Dフリップ70ツブ7の入力端は
導線4と接続されている。
る。これらのlni路部分は詳細には1つの接地導線M
uと、2つの制御導線sT1およびST2と、それぞt
’tp’r、+ 、PT3などとS”T1との交さ個所
ならびにPT2 、PT4々どとST2との交さ個所に
位置する一連のスイッチングトランジスタたとえば5T
rlおよびSt T2とから成る3、これらのスイッチ
ングトランジスタのゲートはそれ□ぞれに対応する制御
導線と接続されており、またこれらのスイッチングトラ
ンジスタのソース・ドレイン間は接地導線Muを当該の
積項導線P’l’1ないLPTmと接続している。制御
導線STIおよびS’T2は1つのインバータ6の出力
端または入力、端に接続されてお1す1.このインバー
タの人力端はさらに1つのDフリップ70ツブ7の出方
端と接続されている。Dフリップ70ツブ7の入力端は
導線4と接続されている。
PLAの入力端E1ないしEnはテストデータ発生器8
の相応の出方端と接続されており、他方P L Aの出
力端AIないしApはテストデ′−タ評価装置9の相応
の入力端と接続されている。クロックパルス発生器1o
がテストデータ発生器8にクロックパルスv1を、また
シフトレジスタ3にクロックパルスφ2を与える。
の相応の出方端と接続されており、他方P L Aの出
力端AIないしApはテストデ′−タ評価装置9の相応
の入力端と接続されている。クロックパルス発生器1o
がテストデータ発生器8にクロックパルスv1を、また
シフトレジスタ3にクロックパルスφ2を与える。
試験過程の開始時にテストデータ発生器8はリセット入
力端11を介して、φ1のクロックパルス13(第2図
)の出現の際にすべての入力端ElないしEnに“0”
が存在するように設定されているものとする。同時にシ
フトレジスタ3はリセット入力端12を介して、φ2の
クロックパルス14(第2図)の出現の際に第1の段S
RIの出力端には”0”が存在し、他のすべての段SR
2・・・SRrの出力端にはいずれも”11が存在する
ように設定されているものとする。Dフリップ70ツブ
7の出力端には1″が存在し、またインバータ6の出力
端には°0″が存在する。
力端11を介して、φ1のクロックパルス13(第2図
)の出現の際にすべての入力端ElないしEnに“0”
が存在するように設定されているものとする。同時にシ
フトレジスタ3はリセット入力端12を介して、φ2の
クロックパルス14(第2図)の出現の際に第1の段S
RIの出力端には”0”が存在し、他のすべての段SR
2・・・SRrの出力端にはいずれも”11が存在する
ように設定されているものとする。Dフリップ70ツブ
7の出力端には1″が存在し、またインバータ6の出力
端には°0″が存在する。
それにより、トランジスタT11は阻f(−されており
、PT2は5Tr2を経て接地電位にあり、またPTl
は活性化されている。す々わち、PTIはオア平面2の
範囲内でただ1つの積項導線として接地されていない。
、PT2は5Tr2を経て接地電位にあり、またPTl
は活性化されている。す々わち、PTIはオア平面2の
範囲内でただ1つの積項導線として接地されていない。
この条件は、すべての他の積項導線はインバータ6の入
力端または出力端とそれにより導通する制御トランジス
タとを経て直接的に接地されており、もしくは導通する
トランジスタT21・・・Trlを経てその対の他方の
積項導線と接続され、それにより間接的に接地されてい
るので、t!L ir、する。入力端E1・・Enにお
けるビットパターン0.o、・・・、0によりPTlは
“1”にとどまるので、出力端AI・Apの各々には、
もしそれに通ずる出力導線とPTIとの交さ個所にスイ
ッチングトランジスタが存在しなければ、l”が出現す
る。もしト、記交さ個所にスイッチングトランジスタが
存在すれば、当該の出力端には′0”が出現する。クロ
ック−パルス15を含メてφ2のその後のクロックパル
スにより順次にシフトレジスタ3の他の出力端が′0”
にされるので、第3、第4などの積項導線が活性化され
る。
力端または出力端とそれにより導通する制御トランジス
タとを経て直接的に接地されており、もしくは導通する
トランジスタT21・・・Trlを経てその対の他方の
積項導線と接続され、それにより間接的に接地されてい
るので、t!L ir、する。入力端E1・・Enにお
けるビットパターン0.o、・・・、0によりPTlは
“1”にとどまるので、出力端AI・Apの各々には、
もしそれに通ずる出力導線とPTIとの交さ個所にスイ
ッチングトランジスタが存在しなければ、l”が出現す
る。もしト、記交さ個所にスイッチングトランジスタが
存在すれば、当該の出力端には′0”が出現する。クロ
ック−パルス15を含メてφ2のその後のクロックパル
スにより順次にシフトレジスタ3の他の出力端が′0”
にされるので、第3、第4などの積項導線が活性化され
る。
φ2のクロックパルス16がDフリップ70ツブ7の入
力端を“0”にするので、制御導線STIおよびS T
2 J−、の信号は互いに交換される。それニヨり先
ずPT2が活性化され(クロックパルス17を含めてそ
の後のクロックパルスにより)、それから積項導線PT
2.PT4などが活性化される。
力端を“0”にするので、制御導線STIおよびS T
2 J−、の信号は互いに交換される。それニヨり先
ずPT2が活性化され(クロックパルス17を含めてそ
の後のクロックパルスにより)、それから積項導線PT
2.PT4などが活性化される。
こうして、この第1の過程では出力端AIないしApに
順次に、オア平面2内のmWの積項導線のどの個所にト
ランジスタたとえばT12が配置されているかをそれぞ
れ示すmビットパターンが得られる、 続いて、第2の過程がφ1のクロックパルス18により
開始される。それにより、入力端E1に対してのみ“1
″、他のすべて“の入力端に対しては′0”のビットパ
ターンが入力端E1・・・Enに与えられる。φ2のク
ロックパルス19が再びPTlを活性化するので、A1
ないしApにおける出力信号はアン、トモ而1内のトラ
ンジスタTIの存在または不存在に関係する。トランジ
スタTlが存在する場合には、P、TIが′0”である
から、すべての出力信号は“】°であり、他方トランジ
スタT1が存在しない場合には、PTlが“1″である
から、PTIとAT、1・・・ALpとの交さ個所にお
けるすべてのトランジスタ゛はそれぞれ当該の出力端に
おける“0”に1所する。クロックパルス20を含めて
φ2のすべてのその後のクロックパルスは再び他のすべ
ての積項導線PT2ないしR’f” mの段階的活性化
に通ずるので、その際にElとPT2ないしPTmとの
すべての交さ個所について順次に、そこに場合によって
は設けられているスイッチングトランジスタの機能が検
査される。テスト結果はそのっどオアiTZ面2を経て
出力端A1・・・Apに伝達されるので、オア平面2も
同時にテストされる。
順次に、オア平面2内のmWの積項導線のどの個所にト
ランジスタたとえばT12が配置されているかをそれぞ
れ示すmビットパターンが得られる、 続いて、第2の過程がφ1のクロックパルス18により
開始される。それにより、入力端E1に対してのみ“1
″、他のすべて“の入力端に対しては′0”のビットパ
ターンが入力端E1・・・Enに与えられる。φ2のク
ロックパルス19が再びPTlを活性化するので、A1
ないしApにおける出力信号はアン、トモ而1内のトラ
ンジスタTIの存在または不存在に関係する。トランジ
スタTlが存在する場合には、P、TIが′0”である
から、すべての出力信号は“】°であり、他方トランジ
スタT1が存在しない場合には、PTlが“1″である
から、PTIとAT、1・・・ALpとの交さ個所にお
けるすべてのトランジスタ゛はそれぞれ当該の出力端に
おける“0”に1所する。クロックパルス20を含めて
φ2のすべてのその後のクロックパルスは再び他のすべ
ての積項導線PT2ないしR’f” mの段階的活性化
に通ずるので、その際にElとPT2ないしPTmとの
すべての交さ個所について順次に、そこに場合によって
は設けられているスイッチングトランジスタの機能が検
査される。テスト結果はそのっどオアiTZ面2を経て
出力端A1・・・Apに伝達されるので、オア平面2も
同時にテストされる。
続イて、φ1の次回クロツタパルス21の出現により開
始される第3の過程では、ビットパターン0,1.0.
0・・・0が入力端E1・・・Enに与えられ、導線P
’lないしPTmの前記のような駆動サイクルによりE
L2とPTI・・・PTmとのすべての交さ個所につい
て順次に、屯営に機能するトランジスタの存否が検査さ
れる。
始される第3の過程では、ビットパターン0,1.0.
0・・・0が入力端E1・・・Enに与えられ、導線P
’lないしPTmの前記のような駆動サイクルによりE
L2とPTI・・・PTmとのすべての交さ個所につい
て順次に、屯営に機能するトランジスタの存否が検査さ
れる。
続いて、その後の過程でその他の入力導線の交き個所が
検査されるので、最終的にはアンド平面1内に存在する
すべてのトランジスタたとエバTIについて個々に機能
テストが行なわれたことになる。テスト結果はそのつど
オア甲面2を経て伝達される。
検査されるので、最終的にはアンド平面1内に存在する
すべてのトランジスタたとエバTIについて個々に機能
テストが行なわれたことになる。テスト結果はそのつど
オア甲面2を経て伝達される。
テストデータ評価装置9は出力ビツトパターン。
を受入れて、それらを処理して、所期の値からの偏差の
有無を判定する。これはたとえば、AI・・・Apから
発せられるビットパターンの各々を受入れ、′そのつど
1ステツプずつシフトし、次回に発せられるビットパタ
ーンと所定の仕方で結び付け゛るシグニチュアレジスタ
により行なわれ得る。すべてのビットパターンが入力さ
れた後、すべての処理過程の和から1つの結果値すなわ
ち1つのシグニチュアが得られる。これが所期の値と一
致していれば、テス′トされたPLAは誤りがない。
有無を判定する。これはたとえば、AI・・・Apから
発せられるビットパターンの各々を受入れ、′そのつど
1ステツプずつシフトし、次回に発せられるビットパタ
ーンと所定の仕方で結び付け゛るシグニチュアレジスタ
により行なわれ得る。すべてのビットパターンが入力さ
れた後、すべての処理過程の和から1つの結果値すなわ
ち1つのシグニチュアが得られる。これが所期の値と一
致していれば、テス′トされたPLAは誤りがない。
この方法の1つの変形として、先ず1つの積項導線たと
えばPTJのみを活性化し、その状態ですべてのビット
パターンを順次にEl−Enに与え、続いてPT2のみ
を活性化し、その状態で再ヒスべてのビットパターンを
順次にEl・・Enにり、アンド甲面1のすべての交さ
個所が個々のL下に並ぶ行のなかでそのつど左から右へ
順次に検査されるようにすることができる。
えばPTJのみを活性化し、その状態ですべてのビット
パターンを順次にEl−Enに与え、続いてPT2のみ
を活性化し、その状態で再ヒスべてのビットパターンを
順次にEl・・Enにり、アンド甲面1のすべての交さ
個所が個々のL下に並ぶ行のなかでそのつど左から右へ
順次に検査されるようにすることができる。
第1図の装置の主要な利点は、部分ST+、ST2など
、ST口、5Tr2など、MuおよびT’ll。
、ST口、5Tr2など、MuおよびT’ll。
T2+・・・Triから成る選択回路により、シフトレ
ジスタ3の個々の段の大きさを積項導線のラスタの大き
さに合わせ得ることである。2つの導線たとえばPT+
およびT’T2にそれぞれ1つの段たとえばSR+を対
応づけることにより、シフトレジスタ3の長さをほぼオ
ア平面2の垂直方向の大きさに合わせることができる。
ジスタ3の個々の段の大きさを積項導線のラスタの大き
さに合わせ得ることである。2つの導線たとえばPT+
およびT’T2にそれぞれ1つの段たとえばSR+を対
応づけることにより、シフトレジスタ3の長さをほぼオ
ア平面2の垂直方向の大きさに合わせることができる。
第3図はテストデータ発生器8の好ましい実施例を示す
。このテストデータ発生器は、各段から1つのノア・ゲ
ートを介して帰還結合されたシフトレジスタ23を有し
、そのシフト方向は矢印24で示されている。クロック
パルスφ1は入力端24aに午え゛られる。
。このテストデータ発生器は、各段から1つのノア・ゲ
ートを介して帰還結合されたシフトレジスタ23を有し
、そのシフト方向は矢印24で示されている。クロック
パルスφ1は入力端24aに午え゛られる。
大規模なP L Aの場合、多数存在する積項導線が、
それぞれ2つの並び合う積項導線が同一の出力導線と結
合された交さ個所を有さないように配置されることは有
利であるヶ第4図はこのような実施例を示しており、積
項導線PT1およびPT2は2つのトランジスタTvl
−およびTv2を介してシフトレジスタ3のJR8R+
により同時に活性化される。すなわち、この段の出力端
に“0”が出現すると、トランジスタTvlおよびTv
2が阻fト状態となるので、T’TIおよびPT2は接
地−電位との接続を断たれる。シフトレジスタ3の他の
すべての段の出力端には同時に1“が発せられるので、
他のすべての積項導線PTxは対応するトランジスタT
vxの導通により接地電位に接続されている。
それぞれ2つの並び合う積項導線が同一の出力導線と結
合された交さ個所を有さないように配置されることは有
利であるヶ第4図はこのような実施例を示しており、積
項導線PT1およびPT2は2つのトランジスタTvl
−およびTv2を介してシフトレジスタ3のJR8R+
により同時に活性化される。すなわち、この段の出力端
に“0”が出現すると、トランジスタTvlおよびTv
2が阻fト状態となるので、T’TIおよびPT2は接
地−電位との接続を断たれる。シフトレジスタ3の他の
すべての段の出力端には同時に1“が発せられるので、
他のすべての積項導線PTxは対応するトランジスタT
vxの導通により接地電位に接続されている。
第5図は第1図による装置で出力端A1・・・Apの後
にマルチプレクサM U Xが設けられている実施例を
示す。テストデータ評価装置がn段のシグニチュアレジ
スタ90を有していれば、出力端A1 ・Apはn個の
群G1ないしOnにまとめられ得る0先ずすべての群の
第1の出力端に生ずる出力がマルチプレクサMTJXを
経てシグニチュアレジスタ90のn個の段91 、9L
2・・・9nに通され、続いてすべての群の第2の出力
端に生ずる出力が段91.92・・・9nに通される(
以下同様)。
にマルチプレクサM U Xが設けられている実施例を
示す。テストデータ評価装置がn段のシグニチュアレジ
スタ90を有していれば、出力端A1 ・Apはn個の
群G1ないしOnにまとめられ得る0先ずすべての群の
第1の出力端に生ずる出力がマルチプレクサMTJXを
経てシグニチュアレジスタ90のn個の段91 、9L
2・・・9nに通され、続いてすべての群の第2の出力
端に生ずる出力が段91.92・・・9nに通される(
以下同様)。
最後に、他の実施例では、出力端A1・Apの■−記n
個の#!¥i0+・・Gnがそれぞれn個の群固有のナ
ントゲート81.82・・・8nの入力端に与えられ、
これらのナントゲートの出力端がシグニチュアレジスタ
90のn個の段の入力端と接続されている。この実施例
の原理回路が第6図に示され2ている。この場・合、1
つの群にまとめられる出力端は、同一の積項導線と結合
された交さ個所を有する出力導線に接続されていてはな
らない。
個の#!¥i0+・・Gnがそれぞれn個の群固有のナ
ントゲート81.82・・・8nの入力端に与えられ、
これらのナントゲートの出力端がシグニチュアレジスタ
90のn個の段の入力端と接続されている。この実施例
の原理回路が第6図に示され2ている。この場・合、1
つの群にまとめられる出力端は、同一の積項導線と結合
された交さ個所を有する出力導線に接続されていてはな
らない。
マルチプレクサM [、I Xまたはナントゲート81
゜18′2・・・8nの使用によりシグニチュアレレス
々90はその長さを積項導線の方向のPLAのオア平面
2の大きさに合わされる。
゜18′2・・・8nの使用によりシグニチュアレレス
々90はその長さを積項導線の方向のPLAのオア平面
2の大きさに合わされる。
第1図は本発明による装置の回路図、第2図は第1図の
説明のための電圧一時間ダイアグラム、第3図は第1図
の部分回路の回路図二第4図は第1図の部分回路の他の
実施例の回路図、第5図は第1図の他の部分回路の他の
実施例の回路図、第6′図は第5図に対して代替的な実
施例の回路図である。 1・・・アンド平面、2・・・オア平面、3・・シフト
レジスタ、4・・・帰還結合導線、5・・・シフト方向
、6・・・インバータ、7・・・Dワリツプフロツプ、
81.・テストデータ発生器、9・・・テストデータ評
価装置、lO・クロックパルス発生器、11−リセット
人力i、22・・・ナントゲート、23・シフトレジス
タ、24・・・シフト方向、24a・・クロックパルス
入力端、81〜8n・・・ナントゲート、90・・・シ
グニチュアレジスタ、A1〜Ap・・・出力端、E1〜
En・・・入力端、A l l−A L、p・・・出力
導線1、EL l−E L n−人力導線、M 1〜M
n 、 M u 。 M L l −M Lm ・接地導線、MIX ・
マルチ7゛レクサ、P T 1〜に’ T m =−積
項導線、ST r 1 、 ST r 2・制御トラン
ジスタ、Tl−・・・トランジスタ。 FIG3 FIG 4 FIG5 IG6
説明のための電圧一時間ダイアグラム、第3図は第1図
の部分回路の回路図二第4図は第1図の部分回路の他の
実施例の回路図、第5図は第1図の他の部分回路の他の
実施例の回路図、第6′図は第5図に対して代替的な実
施例の回路図である。 1・・・アンド平面、2・・・オア平面、3・・シフト
レジスタ、4・・・帰還結合導線、5・・・シフト方向
、6・・・インバータ、7・・・Dワリツプフロツプ、
81.・テストデータ発生器、9・・・テストデータ評
価装置、lO・クロックパルス発生器、11−リセット
人力i、22・・・ナントゲート、23・シフトレジス
タ、24・・・シフト方向、24a・・クロックパルス
入力端、81〜8n・・・ナントゲート、90・・・シ
グニチュアレジスタ、A1〜Ap・・・出力端、E1〜
En・・・入力端、A l l−A L、p・・・出力
導線1、EL l−E L n−人力導線、M 1〜M
n 、 M u 。 M L l −M Lm ・接地導線、MIX ・
マルチ7゛レクサ、P T 1〜に’ T m =−積
項導線、ST r 1 、 ST r 2・制御トラン
ジスタ、Tl−・・・トランジスタ。 FIG3 FIG 4 FIG5 IG6
Claims (1)
- 【特許請求の範囲】 1)入力導線、交さする積項導線および接地導線が1つ
のアンド平面にまとめられており、積項導線はさらに交
さする出力導線および接地導線と共に1つのオア平面に
まとめられており、また両手面の選択された交さ個所に
スイッチングトランジスタが設けられているプログラム
可能論理装置(PLA)の機能を試験するため、先ず一
連のビットパターンが入力導線に与えられ、少々くとも
1つの平面に配置されているスイッチングトランジスタ
に関係して出力ビツトパターンが出力導線を経て導き出
され、こうして得られた結果について所期の結果からの
偏差の有無が検査される方法において、入力導線(EL
I・・・ELn)が個々にかつ順次に論理的”1″を印
加され、他方すべての他の人力導線は論理的°0”を与
えられ、また積項導線(PTI・・、PTmnlが個々
にまたは群ごとに順次に接地電位との接続を断たれ、他
方残りの積項導線または残りの積項導線群は接地電位と
の接続を保たれ、これらの過程で出力導線(AL 1・
・・ALp)に生ずるビットパターンがテストデ〜り評
価装置(9)に与えられることを特徴とするプログラム
可能論理装置の機能試験方法。 2)すべての人力導線(ELt・・・ELn)に1つの
追加過程で論理的”O゛が与えられることを特徴とする
特許請求の範囲第1項記載の方法。 3)入力導線、交さする積項導線および接地導線が1つ
のアンド平面にまとめられており、積項導線はさらに交
さする出力導線および接地導線と共に1つのオア平面に
まとめられており、また両手面の選択された交さ個所に
スイッチングトランジスタが設けられているプログラム
呵能論理装置(PLA)の機能を試験するため、先ず一
連のピッドパ々−ンが入力導線に与えられ、少なくとも
1つの平面に配置されているスイッチングトランジスタ
に関係して出力ピントパターンが、出力導線を経て導き
出され、こうして得られた結果について所期の結゛宋か
らの偏差の有無が検査される装置において、人力導線(
ELI・・、ELn)が、ビットパターン000・・・
0,100・・・0.010・・・0.001・・・0
および000・・・1を発生するテストデータ発生器(
8)の出力端と接続されており、またシフトレジスタ(
3)が設けられており、その並列出力端(SR1・・・
SRr )の後に、接地電位にある接続点から少なくと
も1つの積項導線(PTl)を切離すためにそれぞれ用
いられるスイッチング要素が対応づけられており、また
出力導線(A L 1・・・A L p )がテストデ
ータ評価装置(9)と接続されていることを特徴とする
プログラム可能論理装置の機能試験装置。 4)積項導線(PTt・・・PTm)がそれぞれ対(P
Tt、PTz)にまとめられており、各列の第1の積項
導線(PTI)は第1の制御トランジスタ(STrl)
を介して、また各列の第2の積項導線(PT2)は第2
の制御トランジスク(STr2) を介して前記接地導
線の1つまたはもう1つの接地導線(Mo)に接続され
ており、第1の制御トランジスタ(STrl)はインバ
ータ(6)の出力端に、また第2の制御トランジスタ(
STr2)はその出力端に接続されており、このインバ
ータ(6)はシフトレジスタ(3)の出力によりフリッ
プフロップ(7)を介して制御可能であり、また各列の
両積項導線(PTI、PT2)■ が、制御入力端でシフトレジスタ(3)の並列出力端に
接続されているスイッチングトランジスタ(T11)を
介して互いに接続されていることを特徴とする特許請求
の範囲第3項記載の装置。 5)テストデータ発生器(8)が、各出力端からノアゲ
ート(22)を介して帰還結合されたジフトレジスタ(
23)を含んでいることを特徴とする特許請求の範囲第
3項記載の装置。 、f3)積′項導線が対にまとめられており、各列の第
1の積項導線(PTI)は第1の対応スイッチングトラ
ンジスタ(Tv 11 を介して、また各列の第2の積
項導線(PT2)は第2の対応スイッチングトランジス
タ(Tv2)を介して接地電位にある接続点と接続され
ており、またこのような対の両対応スイッチングトラン
ジスタの制御入力端がシフトレジスタ(3)の並列出力
端に接続されていることを特徴とする特許請求の範囲第
3項記載の装置。 7)テストデータ評価装置がシダニチュアレジスタ(9
0)から成ることを特徴とする特許請求の範囲第3項記
載の装置。 8)出力端(AI−Ap)が群(、G 1−・−On
)にまとめられており、各出力端に生ずる出力はマルチ
プレクサ(、MTJX”)の入力端に4えられてその群
固有の出力端に通され、そこからテストデータ評価装置
として用いられているシグニチゴアレジスダ(90)の
群閏有の段の入力端にLlえられることを特徴とする特
許請求の範囲第3項記載の装置。 9)出力端(AI−4p)が群(01−On)にまとめ
られており、1つの群にまとめられたすべての出力端は
その群に固有のナンドゲ−)(R1・・・8n)の入力
端に接続されており、これらのナントゲートの出力端が
テストデータ評価装置として用いられているシグニチュ
アレジスタ(90)の群固有の段の入力端と接続されて
いることを特徴とする特許請求の範囲第3項記載の装置
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE31353681 | 1981-09-07 | ||
DE19813135368 DE3135368A1 (de) | 1981-09-07 | 1981-09-07 | Verfahren und anordnung zur funktionspruefung einer programmierbare logikanordnung |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5852758A true JPS5852758A (ja) | 1983-03-29 |
Family
ID=6141050
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57155090A Pending JPS5852758A (ja) | 1981-09-07 | 1982-09-06 | プログラム可能論理装置の機能試験方法および装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4517672A (ja) |
EP (1) | EP0073946A3 (ja) |
JP (1) | JPS5852758A (ja) |
DE (1) | DE3135368A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61216520A (ja) * | 1985-03-04 | 1986-09-26 | ラティス・セミコンダクター・コーポレイション | プログラム可能な論理装置 |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4546473A (en) * | 1983-05-06 | 1985-10-08 | International Business Machines Corporation | Random pattern self test design |
US4658400A (en) * | 1984-06-07 | 1987-04-14 | Trilogy Computer Development Partners, Ltd. | WSI tester |
US4779273A (en) * | 1984-06-14 | 1988-10-18 | Data General Corporation | Apparatus for self-testing a digital logic circuit |
US4701917A (en) * | 1984-06-20 | 1987-10-20 | Jones Thomas M | Diagnostic circuit |
JPH073865B2 (ja) * | 1984-08-07 | 1995-01-18 | 富士通株式会社 | 半導体集積回路及び半導体集積回路の試験方法 |
EP0186724B1 (de) * | 1985-01-04 | 1990-12-12 | Ibm Deutschland Gmbh | Prüf- und Diagnoseeinrichtung für Digitalrechner |
GB8507613D0 (en) * | 1985-03-23 | 1985-05-01 | Int Computers Ltd | Testing digital integrated circuits |
US4672610A (en) * | 1985-05-13 | 1987-06-09 | Motorola, Inc. | Built in self test input generator for programmable logic arrays |
US4635261A (en) * | 1985-06-26 | 1987-01-06 | Motorola, Inc. | On chip test system for configurable gate arrays |
US4749947A (en) * | 1986-03-10 | 1988-06-07 | Cross-Check Systems, Inc. | Grid-based, "cross-check" test structure for testing integrated circuits |
FR2605112B1 (fr) * | 1986-10-10 | 1989-04-07 | Thomson Csf | Dispositif et procede de generation de vecteurs de test et procede de test pour circuit integre |
DE3636560A1 (de) * | 1986-10-28 | 1988-05-05 | Ruetgerswerke Ag | Verfahren zur entsalzung von steinkohlenteeren und -pechen |
GB8626517D0 (en) * | 1986-11-06 | 1986-12-10 | Int Computers Ltd | Testing programmable logic arrays |
US5231637A (en) * | 1988-01-27 | 1993-07-27 | Oki Electric Industry Co., Ltd. | Apparatus for testing a PLA by measuring a current consumed by the PLO when activated with known codes |
US5184067A (en) * | 1988-07-12 | 1993-02-02 | Kabushiki Kaisha Toshiba | Signature compression circuit |
US5065090A (en) * | 1988-07-13 | 1991-11-12 | Cross-Check Technology, Inc. | Method for testing integrated circuits having a grid-based, "cross-check" te |
US5017809A (en) * | 1989-10-23 | 1991-05-21 | Advanced Micro Devices, Inc. | Method and apparatus for program verification of a field programmable logic device |
US5023485A (en) * | 1989-12-04 | 1991-06-11 | Texas Instruments Incorporated | Method and circuitry for testing a programmable logic device |
US5157627A (en) * | 1990-07-17 | 1992-10-20 | Crosscheck Technology, Inc. | Method and apparatus for setting desired signal level on storage element |
US5179534A (en) * | 1990-10-23 | 1993-01-12 | Crosscheck Technology, Inc. | Method and apparatus for setting desired logic state at internal point of a select storage element |
US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
US5230001A (en) * | 1991-03-08 | 1993-07-20 | Crosscheck Technology, Inc. | Method for testing a sequential circuit by splicing test vectors into sequential test pattern |
US5206862A (en) * | 1991-03-08 | 1993-04-27 | Crosscheck Technology, Inc. | Method and apparatus for locally deriving test signals from previous response signals |
US5951703A (en) * | 1993-06-28 | 1999-09-14 | Tandem Computers Incorporated | System and method for performing improved pseudo-random testing of systems having multi driver buses |
GB9321366D0 (en) * | 1993-10-15 | 1993-12-08 | British Aerospace | Digital waveform generation |
TW384474B (en) * | 1997-03-21 | 2000-03-11 | Koninkl Philips Electronics Nv | IDDQ testable programmable logic arrays |
US7830708B1 (en) * | 2009-04-22 | 2010-11-09 | Seagate Technology Llc | Compensating for variations in memory cell programmed state distributions |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1063025B (it) * | 1975-04-29 | 1985-02-11 | Siemens Ag | Disposizione circuitale logica integrata e programmabile |
US4216374A (en) * | 1978-08-11 | 1980-08-05 | John Fluke Mfg. Co., Inc. | Hybrid signature test method and apparatus |
US4435805A (en) * | 1981-06-04 | 1984-03-06 | International Business Machines Corporation | Testing of logic arrays |
-
1981
- 1981-09-07 DE DE19813135368 patent/DE3135368A1/de not_active Withdrawn
-
1982
- 1982-07-23 US US06/401,229 patent/US4517672A/en not_active Expired - Fee Related
- 1982-08-11 EP EP82107302A patent/EP0073946A3/de not_active Withdrawn
- 1982-09-06 JP JP57155090A patent/JPS5852758A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61216520A (ja) * | 1985-03-04 | 1986-09-26 | ラティス・セミコンダクター・コーポレイション | プログラム可能な論理装置 |
Also Published As
Publication number | Publication date |
---|---|
US4517672A (en) | 1985-05-14 |
EP0073946A3 (de) | 1985-10-09 |
DE3135368A1 (de) | 1983-03-31 |
EP0073946A2 (de) | 1983-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5852758A (ja) | プログラム可能論理装置の機能試験方法および装置 | |
EP0008380B1 (en) | Electronic circuit assembly for testing module interconnections | |
KR950000358B1 (ko) | 프로그램 가능 논리소자 | |
US6996758B1 (en) | Apparatus for testing an interconnecting logic fabric | |
DE68928613T2 (de) | Bidirektionale-Boundary-Scan-Testzelle | |
US4286173A (en) | Logical circuit having bypass circuit | |
US4340857A (en) | Device for testing digital circuits using built-in logic block observers (BILBO's) | |
JPH0481147B2 (ja) | ||
US5453696A (en) | Embedded fuse resistance measuring circuit | |
EP0266873B1 (en) | Programmable logic array | |
US4485472A (en) | Testable interface circuit | |
EP0297398B1 (en) | A processing pulse control circuit | |
JPH02122498A (ja) | 可変長時間遅延を提供するための装置 | |
EP0266874B1 (en) | Programmable logic array | |
US3573445A (en) | Device for programmed check of digital computers | |
JPH0192673A (ja) | カウンタ・テスト装置 | |
JP3021845B2 (ja) | 論理回路の試験方法 | |
JPS61133727A (ja) | カウンタ故障分離回路 | |
JPS6230971A (ja) | 半導体集積回路装置 | |
US4897641A (en) | Space switch | |
GB2172726A (en) | Testing programmable logic arrays | |
JPS6120894B2 (ja) | ||
JP2533946B2 (ja) | 集積回路 | |
JPS6366056B2 (ja) | ||
JPH0989995A (ja) | 集積回路装置 |