JPS5851561A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5851561A JPS5851561A JP56149433A JP14943381A JPS5851561A JP S5851561 A JPS5851561 A JP S5851561A JP 56149433 A JP56149433 A JP 56149433A JP 14943381 A JP14943381 A JP 14943381A JP S5851561 A JPS5851561 A JP S5851561A
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 239000012535 impurity Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 230000000295 complement effect Effects 0.000 claims description 26
- 230000005669 field effect Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 5
- 239000003990 capacitor Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 1
- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000010276 construction Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000012071 phase Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 241000238557 Decapoda Species 0.000 description 2
- 101001019013 Homo sapiens Mitotic interactor and substrate of PLK1 Proteins 0.000 description 2
- 102100033607 Mitotic interactor and substrate of PLK1 Human genes 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000003921 oil Substances 0.000 description 2
- 241001481833 Coryphaena hippurus Species 0.000 description 1
- 235000008708 Morus alba Nutrition 0.000 description 1
- 240000000249 Morus alba Species 0.000 description 1
- 101100366940 Mus musculus Stom gene Proteins 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 210000004907 gland Anatomy 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003601 intercostal effect Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 235000012054 meals Nutrition 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 235000021419 vinegar Nutrition 0.000 description 1
- 239000000052 vinegar Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
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- H03K19/0175—Coupling arrangements; Interface arrangements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に相fIi1mの絶縁ゲート%界効米トランジス
タ回路と集精注入−埋府1路とt同−半導体基嶺上に1
する半導体集積回路装置に関する。
タ回路と集精注入−埋府1路とt同−半導体基嶺上に1
する半導体集積回路装置に関する。
従来よシ相輛型の絶縁ゲート1界効釆トランジスタ(以
下、tI87jcTという)回路と果槓注入論理(以下
、工2Lという)回路とを同一半導体基板上に形成した
半導体集槓回路装k(以)、和[型MIEIP]CT−
I’L工0という)か知られている。
下、tI87jcTという)回路と果槓注入論理(以下
、工2Lという)回路とを同一半導体基板上に形成した
半導体集槓回路装k(以)、和[型MIEIP]CT−
I’L工0という)か知られている。
このようなIOの製造ブo−にス#i豪雑になりがちで
あり、そのため製造歩留りの低下を招き易い。
あり、そのため製造歩留りの低下を招き易い。
そこで、製造プロセスをいたずらに繁雑にすることtj
!ffるため、このような工0では、通常、p製シリコ
ン基板上に形成し友n型エピタキシャル層の電気的に絶
縁された各島領績内にX2LとpチャネルMI8FIC
Ti夫々形成し、一方、nチャネルM工8FIilT#
−1n型工ピタキシヤル層内に設けたp型ウェル領域内
に形成するというlI竜にすることか考えられる。
!ffるため、このような工0では、通常、p製シリコ
ン基板上に形成し友n型エピタキシャル層の電気的に絶
縁された各島領績内にX2LとpチャネルMI8FIC
Ti夫々形成し、一方、nチャネルM工8FIilT#
−1n型工ピタキシヤル層内に設けたp型ウェル領域内
に形成するというlI竜にすることか考えられる。
ところか、このようなS造によれば、n型エピタキシャ
ル鳩の不純物m度を工2L回路に適合するようにIII
I嬢度と丁れは、相補型QISFIltT回路の動作崗
波数を上げるためにMI8F鳶τのケート1[r大きく
する必要があるためその占肩口柚か増大しチップサイズ
か増加してしまう。逆Kn型エビタをシャル層の不純物
−雇を低一度に丁れdいま記問題は解消8れるか、■”
LJの各インバーストランジスタのインバース電l51
f増1−率β1か小塾くなってしまいI′L回路の動作
速胤〃ム低速となり消t11力か太ぎ(なってしまい、
また、IQの#ユ貨歩留りが非常に悲くなるという問題
を生ずる。
ル鳩の不純物m度を工2L回路に適合するようにIII
I嬢度と丁れは、相補型QISFIltT回路の動作崗
波数を上げるためにMI8F鳶τのケート1[r大きく
する必要があるためその占肩口柚か増大しチップサイズ
か増加してしまう。逆Kn型エビタをシャル層の不純物
−雇を低一度に丁れdいま記問題は解消8れるか、■”
LJの各インバーストランジスタのインバース電l51
f増1−率β1か小塾くなってしまいI′L回路の動作
速胤〃ム低速となり消t11力か太ぎ(なってしまい、
また、IQの#ユ貨歩留りが非常に悲くなるという問題
を生ずる。
本発明σ、上述したような欠点を鱗?Fiシた^運、高
集権表、備消費電力という4り点會倫えた相補型M工s
pi′r−xlLxa 5捉惧−r;bcと全目的とす
る− 以下、若+し)実施汐りに基い又本発明を鋒細Vc欽明
する。
集権表、備消費電力という4り点會倫えた相補型M工s
pi′r−xlLxa 5捉惧−r;bcと全目的とす
る− 以下、若+し)実施汐りに基い又本発明を鋒細Vc欽明
する。
第1し1〜記5図は本発明の第1 ’Q1実施例をη\
丁ものである。
丁ものである。
第1凶は本発明による相梱型M工81鳶T−工友す工0
の惨′11i’に一7]\1図であシ、領域x1 は相
補型MI8FW’1′の、−域X露は工2Lの構童tホ
している。
の惨′11i’に一7]\1図であシ、領域x1 は相
補型MI8FW’1′の、−域X露は工2Lの構童tホ
している。
同図にが丁ように、この発明vcよる工0では、従来と
典なり、低不純物一度のp型シリコン基板1上に同じく
低不純物濃度のp型エピタキシャルm2’を成長場fた
ものを基板として用いている。
典なり、低不純物一度のp型シリコン基板1上に同じく
低不純物濃度のp型エピタキシャルm2’を成長場fた
ものを基板として用いている。
16は工IL回路を形成すべきウェル餉−の直下に設け
られ7tn+型埋込層、3けp型@2内に形成し友欽濃
度のi@1のn型つェル仙オ、4けよ−り低濃度のlE
2のn型つェル領噴である。第1のn型つx ル1N1
113 Kid p型インジェクタ**5、npnイン
バーストランジスタのp型ベース11#6、n”Wコレ
クタ領域7及びn+型エミンタ電極引出し領域8とn型
ウェル領域3からなるエミッタ領域から成る工”Lk影
形成ている。第2のn型ウェル領域4にはp+型ンース
・ドレイン領域9、ゲート絶縁膜11およびゲート11
極でめる多結晶シリコンJ曽14からなるpチャネルM
ISFITt形成している。ウェル領域の形成されない
p−皺層訝面にはn+型ンース、ドレイン領域10、ゲ
ート絶kIIIjA12およびゲート1悼である多結晶
シリコン$15からなるnチャネルM工8FEiT會形
成している。
られ7tn+型埋込層、3けp型@2内に形成し友欽濃
度のi@1のn型つェル仙オ、4けよ−り低濃度のlE
2のn型つェル領噴である。第1のn型つx ル1N1
113 Kid p型インジェクタ**5、npnイン
バーストランジスタのp型ベース11#6、n”Wコレ
クタ領域7及びn+型エミンタ電極引出し領域8とn型
ウェル領域3からなるエミッタ領域から成る工”Lk影
形成ている。第2のn型ウェル領域4にはp+型ンース
・ドレイン領域9、ゲート絶縁膜11およびゲート11
極でめる多結晶シリコンJ曽14からなるpチャネルM
ISFITt形成している。ウェル領域の形成されない
p−皺層訝面にはn+型ンース、ドレイン領域10、ゲ
ート絶kIIIjA12およびゲート1悼である多結晶
シリコン$15からなるnチャネルM工8FEiT會形
成している。
#L2五図〜第2H−1#−i第1図で示した■0の製
造プロセスtボ丁ものである。領域xIKは相補型M
I 8 ? l T 3)i、領域XtKけ1′Lt;
65夫々形成きれる。
造プロセスtボ丁ものである。領域xIKは相補型M
I 8 ? l T 3)i、領域XtKけ1′Lt;
65夫々形成きれる。
まず、MZA図に示すように、p型シリコン基板1の一
部丁なわち工2L回w!1を形成するウェル領域の部分
Kn型不純物例えはヒ素會遇択的に拡散した彼、p型ド
ーフシリコンtエピタキシャル成長さゼてp fji
xi−2(不純物−If N : 10” atoms
/−)を形成する。このとき、同時ICn #1不純物
か拡散8ハn“型埋込層16か形成aれる。
部丁なわち工2L回w!1を形成するウェル領域の部分
Kn型不純物例えはヒ素會遇択的に拡散した彼、p型ド
ーフシリコンtエピタキシャル成長さゼてp fji
xi−2(不純物−If N : 10” atoms
/−)を形成する。このとき、同時ICn #1不純物
か拡散8ハn“型埋込層16か形成aれる。
次に、躯2r3区+に示すよう&C,pチャネルM工f
17mT形成用のより低噴度のn型つェル憤域4倉形戟
する。丁なわち、p型エピタキシャル層20表面全体&
(ヤの表圓の屡酸化によシ岑δ500zL:r)博い敵
化B!に30i形成し、続いて気相化学反応法(以下、
+jVD法という) VCよって厚さ1500人の81
.N4 宸31に形成する。ヤして、全てのn型つェル
穎域r設けるべき部分にある販化膜30および81jN
、涙3111Hホトレジストfil(図ポぜf)kマス
クとしたフ゛ラズマエッチングによってis折的に除去
してp型エピタキシャル層2の表面を露出δゼることに
よって、n型ウェル領域形成用のマスク全完成する。丁
なわちウェル領域は全てこのマスクにより位置決めもれ
る。この後、低濃度のI”L形成用のn型ウェル領域を
#成子べき開窓部に第2B図に示すように適当なマスク
ガえば褌いホトレジスト膜32で稽い、n型不純物例え
ばリン全イオン打込み(N : I O” atoms
7csi>シてより低濃度のpチャネルM工8PM?
形成用のn−型ウェル領域4に形成する。このウェル領
域4を形成する手段としては、不純物a度が低くても精
度よく七の櫃七劉億1できるイオン打込みが望ましい。
17mT形成用のより低噴度のn型つェル憤域4倉形戟
する。丁なわち、p型エピタキシャル層20表面全体&
(ヤの表圓の屡酸化によシ岑δ500zL:r)博い敵
化B!に30i形成し、続いて気相化学反応法(以下、
+jVD法という) VCよって厚さ1500人の81
.N4 宸31に形成する。ヤして、全てのn型つェル
穎域r設けるべき部分にある販化膜30および81jN
、涙3111Hホトレジストfil(図ポぜf)kマス
クとしたフ゛ラズマエッチングによってis折的に除去
してp型エピタキシャル層2の表面を露出δゼることに
よって、n型ウェル領域形成用のマスク全完成する。丁
なわちウェル領域は全てこのマスクにより位置決めもれ
る。この後、低濃度のI”L形成用のn型ウェル領域を
#成子べき開窓部に第2B図に示すように適当なマスク
ガえば褌いホトレジスト膜32で稽い、n型不純物例え
ばリン全イオン打込み(N : I O” atoms
7csi>シてより低濃度のpチャネルM工8PM?
形成用のn−型ウェル領域4に形成する。このウェル領
域4を形成する手段としては、不純物a度が低くても精
度よく七の櫃七劉億1できるイオン打込みが望ましい。
次に、第20図に示すように、工IL形成出の低aII
Lのn型ウェル領域3を形成する。ホトレジスト膳32
に−除い′fc後、納たにn型ウェル領域4を厚いホト
レジスト族33で・い、n型不純物例えばリン全イオン
打込み(N : l L)” atoms /、4 )
して工2L形成用の低a度のn型つェル匍填j會形成−
fJboこのウェル*域3を形成する手振とじては、不
純物#度に精度よく制御できるイオン打込みか望ましい
。
Lのn型ウェル領域3を形成する。ホトレジスト膳32
に−除い′fc後、納たにn型ウェル領域4を厚いホト
レジスト族33で・い、n型不純物例えばリン全イオン
打込み(N : l L)” atoms /、4 )
して工2L形成用の低a度のn型つェル匍填j會形成−
fJboこのウェル*域3を形成する手振とじては、不
純物#度に精度よく制御できるイオン打込みか望ましい
。
次に、w12D図に示すように、フィールド酸化編倉形
成する。上述のホトレジス)fi133.81゜N4d
31.810md30’i順次除いた後、露出し友エピ
タキシャルN12の表面にその表面の熱酸化によpyj
L1500Aの酸化膜(si輌膜)34をSat、、f
lい−CovD法1c! リjJiL81500Hの9
1iNt11!35i形成丁7)、lこの日111膜3
5=iホトレジスト#!(図示せず)會マスクとしたプ
ラズマエツチングによりS択的Vc除fしてstom+
臭34會部分的に露出さゼる。この状鴨で、フィールド
酸化膜下の反転層の形成を防止するため、上記ホトレジ
スト族を残した1まp!!!!不純物例えばボロ7tイ
オン杓込みにより導入する。この後、上記ホトレジスト
展t@云し耐酸化膜である813N4@35’f(マス
クとして熱酸化によシフイールド酸化y4 (5ins
Hm ) 17 tjj189000A K形成する
。
成する。上述のホトレジス)fi133.81゜N4d
31.810md30’i順次除いた後、露出し友エピ
タキシャルN12の表面にその表面の熱酸化によpyj
L1500Aの酸化膜(si輌膜)34をSat、、f
lい−CovD法1c! リjJiL81500Hの9
1iNt11!35i形成丁7)、lこの日111膜3
5=iホトレジスト#!(図示せず)會マスクとしたプ
ラズマエツチングによりS択的Vc除fしてstom+
臭34會部分的に露出さゼる。この状鴨で、フィールド
酸化膜下の反転層の形成を防止するため、上記ホトレジ
スト族を残した1まp!!!!不純物例えばボロ7tイ
オン杓込みにより導入する。この後、上記ホトレジスト
展t@云し耐酸化膜である813N4@35’f(マス
クとして熱酸化によシフイールド酸化y4 (5ins
Hm ) 17 tjj189000A K形成する
。
QK、+12NmK示fjうに、1lI8FjcT(2
’)ケート絶縁膜およびゲート電極を形成する。上述の
810[膜J4.811N4換35’i除いた研、露出
したエピタキシャル層2の表面全体&Cてσ)&110
σ)熱酸化によ#)厚ざ500Aのケート絶縁膜(si
Osj[)を形成する。続いて、基板上全面に、CVD
法によシ多結晶シリコン層′fr纒嘔35υOムに形成
する。そして、拡散によりこの多結晶シフノコン層内に
リンを導入し、七の抵抗値tグー1w極として使用可i
I目なまでに引下げる。ゲート11極を完成子4ため、
ホトレジス)Mlkマスクとしたプラズマエンチングに
より多結晶シリコン層、ゲート絶縁1tlI全選択的に
除き、MISIFETのケート絶縁膜11.’12とゲ
ート−極14.L5t−完成ざゼる。このとき、I”L
餉のエビタキ7ヤルN12の表面か露出する。
’)ケート絶縁膜およびゲート電極を形成する。上述の
810[膜J4.811N4換35’i除いた研、露出
したエピタキシャル層2の表面全体&Cてσ)&110
σ)熱酸化によ#)厚ざ500Aのケート絶縁膜(si
Osj[)を形成する。続いて、基板上全面に、CVD
法によシ多結晶シリコン層′fr纒嘔35υOムに形成
する。そして、拡散によりこの多結晶シフノコン層内に
リンを導入し、七の抵抗値tグー1w極として使用可i
I目なまでに引下げる。ゲート11極を完成子4ため、
ホトレジス)Mlkマスクとしたプラズマエンチングに
より多結晶シリコン層、ゲート絶縁1tlI全選択的に
除き、MISIFETのケート絶縁膜11.’12とゲ
ート−極14.L5t−完成ざゼる。このとき、I”L
餉のエビタキ7ヤルN12の表面か露出する。
次に、第23図vC示すようにp型半導体−球音形成す
る。ます、露出したエピタキシ・デル1曽2等の汚染防
止のため、エビタキ7ヤル層20表面及び多結晶シリ−
x :、yf@ 14 、15 (DtRLflVc、
C7Lらの熱酸化により卓名100〜30QAの8L
O1$251に形成する。続いて、CVD法により厚さ
1500、;の日102膜36を形成【7だ後、ホトレ
ジスト膜(図示ぞず)をマスクとしたプラズマエンチン
グにより日101編36會−が的に除去しp型領域形成
のマスク全完成する。引き続き、基体表Lfiap型不
純物、例えばボロンtイメーン打込み< 又#′ite
)して工’Lのインジェクタ及びベースとなるp型穆
域5および6、ネらKけpチャネル1i1.18FET
ノp tjJノース、ドレイン領域9を形成する。
る。ます、露出したエピタキシ・デル1曽2等の汚染防
止のため、エビタキ7ヤル層20表面及び多結晶シリ−
x :、yf@ 14 、15 (DtRLflVc、
C7Lらの熱酸化により卓名100〜30QAの8L
O1$251に形成する。続いて、CVD法により厚さ
1500、;の日102膜36を形成【7だ後、ホトレ
ジスト膜(図示ぞず)をマスクとしたプラズマエンチン
グにより日101編36會−が的に除去しp型領域形成
のマスク全完成する。引き続き、基体表Lfiap型不
純物、例えばボロンtイメーン打込み< 又#′ite
)して工’Lのインジェクタ及びベースとなるp型穆
域5および6、ネらKけpチャネル1i1.18FET
ノp tjJノース、ドレイン領域9を形成する。
次に、第2 +i図に示すように、n型半導体領域を形
成する。1ず、8102喚j6金除い些後、納7z[C
VD法により1Ml11500aの5iO1$37を形
成する。)ヤして、ホトレジスト族・(図示せず)【マ
スクトシたプラズマエンチングにより8101膜37勿
遡折的1τ除云しn型饋域形成用グ)マスクを完成する
。引@続き、n型不純物、例えばIJンをイオン杓込み
(又は拡散)して工’L(2)エミッタ電極引出し愉域
8及びnチャネル371 Sげ4 T f)n+型ソー
ス、ドレイン領域10奮形成する0次に、第2H図に示
すよう&C1工1Lのn酸コレクタ領槍を形成゛/’る
。5102良37を味いた仮、新りにOVD法によシ厚
41500AのSiO,第38を形成する。セして、ホ
トレジストIA(図示せず)′gI:マスクとしたプラ
ズマエツチング&Cより5iol腺38を選択的に除い
てn型コレクタ愉域形収用のマスク會完成する。引き続
き、n型不A物例えばリンをイオン打込A(又は拡散)
によって導入しn型コレクタ軸域7を形成する。
成する。1ず、8102喚j6金除い些後、納7z[C
VD法により1Ml11500aの5iO1$37を形
成する。)ヤして、ホトレジスト族・(図示せず)【マ
スクトシたプラズマエンチングにより8101膜37勿
遡折的1τ除云しn型饋域形成用グ)マスクを完成する
。引@続き、n型不純物、例えばIJンをイオン杓込み
(又は拡散)して工’L(2)エミッタ電極引出し愉域
8及びnチャネル371 Sげ4 T f)n+型ソー
ス、ドレイン領域10奮形成する0次に、第2H図に示
すよう&C1工1Lのn酸コレクタ領槍を形成゛/’る
。5102良37を味いた仮、新りにOVD法によシ厚
41500AのSiO,第38を形成する。セして、ホ
トレジストIA(図示せず)′gI:マスクとしたプラ
ズマエツチング&Cより5iol腺38を選択的に除い
てn型コレクタ愉域形収用のマスク會完成する。引き続
き、n型不A物例えばリンをイオン打込A(又は拡散)
によって導入しn型コレクタ軸域7を形成する。
この後、図示しないか、上記5102涙j8除云後、基
板上全面に肋間絶縁編としでGVD法により厚G i
50 OA ノEl i O2I換I El f形(+
に−rる。ヤしてこの810[膜18等に磨管なコンタ
クトホール【開懲後、アルミニウムhtz貞空蒸虞汰v
Cより厚名80UOAに蒸着し、これt適当VC・くタ
ーニングして、各@[);ニオ−ミンクコンタクト−’
g<:rp、を電極19〜24を形成して第1図VC万
くした如ぎ構造の相補型MI RFliT−1”LIe
’i完敗了り。
板上全面に肋間絶縁編としでGVD法により厚G i
50 OA ノEl i O2I換I El f形(+
に−rる。ヤしてこの810[膜18等に磨管なコンタ
クトホール【開懲後、アルミニウムhtz貞空蒸虞汰v
Cより厚名80UOAに蒸着し、これt適当VC・くタ
ーニングして、各@[);ニオ−ミンクコンタクト−’
g<:rp、を電極19〜24を形成して第1図VC万
くした如ぎ構造の相補型MI RFliT−1”LIe
’i完敗了り。
このような構造によれは、基体としては不糾智濃度のp
−型シリコン〜を用い、この基体内に別gAK設けたn
型つェル領域t/(1” L回路とpチャネルMISF
KTi夫々形成することから、ウェル領域の不純物a度
をウェル頒城毎にコントロールできる。したかって工t
LQのn型ウェル領域3をウェル鴇城4より高い不純物
濃度に形成することにより、工′LI!ll!J路のイ
ンバーストランジスタのインバース電流Jlll!II
率β□を縄め高速、但消費電カッI”Llに形成シ、一
方、pチjネルMIaFIT側のn型ウェル領域4を低
小、g物一度に形成することで一187jl’rのゲー
ト−が狭くてもll1lI!運動作させることかできる
ため1.%通性ケ保ちつつチップサイズを低減すること
かohmとなる。
−型シリコン〜を用い、この基体内に別gAK設けたn
型つェル領域t/(1” L回路とpチャネルMISF
KTi夫々形成することから、ウェル領域の不純物a度
をウェル頒城毎にコントロールできる。したかって工t
LQのn型ウェル領域3をウェル鴇城4より高い不純物
濃度に形成することにより、工′LI!ll!J路のイ
ンバーストランジスタのインバース電流Jlll!II
率β□を縄め高速、但消費電カッI”Llに形成シ、一
方、pチjネルMIaFIT側のn型ウェル領域4を低
小、g物一度に形成することで一187jl’rのゲー
ト−が狭くてもll1lI!運動作させることかできる
ため1.%通性ケ保ちつつチップサイズを低減すること
かohmとなる。
この本発明によるIGにおいて、キ述のネ1」点、丁な
わちより^連で+II+桑権皺の相補型MISP兄T回
路と商運で低消費電力の工2Lとt同−基板上に形成で
きるという利点を光分子c活がした相補型Mより il
’1liT−、I’LI LCf@るためには、(1)
工2L回船より重連でろる相補ルM工8F]llT回路
會工0(lJ人力憫jとし、xM略を出力曽jとするこ
と、(2)相#i型MIlE?mT回績の出力を直接丁
なゎちインターフェイス回路を介さずにIIL回路の入
力に接続することか望ましい。
わちより^連で+II+桑権皺の相補型MISP兄T回
路と商運で低消費電力の工2Lとt同−基板上に形成で
きるという利点を光分子c活がした相補型Mより il
’1liT−、I’LI LCf@るためには、(1)
工2L回船より重連でろる相補ルM工8F]llT回路
會工0(lJ人力憫jとし、xM略を出力曽jとするこ
と、(2)相#i型MIlE?mT回績の出力を直接丁
なゎちインターフェイス回路を介さずにIIL回路の入
力に接続することか望ましい。
5lI3図はこの点を考慮した相補型MISFIT−工
”LIOの回路例を示した図である。
”LIOの回路例を示した図である。
111.3自にシいて、回路111相補型MI87m丁
回路からなる高速回路、回路IIは工”Lh路からなゐ
回路Iよ郵低速な回路、回路1tj工1Lバイアス回路
でめる。同図において記号QMはM工1ITt示し、特
に奇数の添字のものはpチャネルMI8FIlfTi、
偶数の酢字のものはnチャネルM工8?lT示すものと
する。また、記号Qxは工8Lを構成するトランジスタ
を示し、籍に奇数の添字のものはラテラルトランジスタ
倉、偶数の添字のものはインバーストランジスタ會示す
奄のとする。
回路からなる高速回路、回路IIは工”Lh路からなゐ
回路Iよ郵低速な回路、回路1tj工1Lバイアス回路
でめる。同図において記号QMはM工1ITt示し、特
に奇数の添字のものはpチャネルMI8FIlfTi、
偶数の酢字のものはnチャネルM工8?lT示すものと
する。また、記号Qxは工8Lを構成するトランジスタ
を示し、籍に奇数の添字のものはラテラルトランジスタ
倉、偶数の添字のものはインバーストランジスタ會示す
奄のとする。
工0の外部からの入力信号vXNFi、まず(ロ)路l
に取込まれる。回路Iは、例えば人力保dl抵抗Rと入
力保−ダイオードDとからなる大力保趨回路と、cLM
llおよびQMIm からなる初段のインバータと、こ
れに接続している信号処理回路(図示ぜず)と、この出
力を工2L回路に送部するための最終段のQMII″ヨ
ヒQ M 11 からなるインバータとからなる。従っ
て、VIMFi、回路Iにおいて、入力保護回路き初段
のインバータをへた稜信号処理回路で適当に高速処Mネ
れ、七の結果か最終段ノインパータから出力される。
に取込まれる。回路Iは、例えば人力保dl抵抗Rと入
力保−ダイオードDとからなる大力保趨回路と、cLM
llおよびQMIm からなる初段のインバータと、こ
れに接続している信号処理回路(図示ぜず)と、この出
力を工2L回路に送部するための最終段のQMII″ヨ
ヒQ M 11 からなるインバータとからなる。従っ
て、VIMFi、回路Iにおいて、入力保護回路き初段
のインバータをへた稜信号処理回路で適当に高速処Mネ
れ、七の結果か最終段ノインパータから出力される。
この最M段のインバータの出力端子u回路u (l’)
入力端子へ直接すなわちインターフェース葡介すること
な(#[!している。従って、相補型鉦工SFI?回路
(回路I)からの出カイぎ号げ直接工2L画路(回路■
)K人力賂れる。
入力端子へ直接すなわちインターフェース葡介すること
な(#[!している。従って、相補型鉦工SFI?回路
(回路I)からの出カイぎ号げ直接工2L画路(回路■
)K人力賂れる。
回118IIは、例えばQ、□、、PよびQxllカニ
らなる11段のインバータと、これに接続している信号
処理回路(図示ゼず)と、この出力2xaの外部に出力
するための最終段のQl、llおよびQzxsからなる
インバータと負荷トランジスタQLとからなる。従って
、回路■からの出力け、回wPInVcおいて、初段の
インバータrへて1g号処理助略で適当に処理され、そ
の結果かIIk終段のインバータとQLとを介して工0
の外部に出方ちれる。
らなる11段のインバータと、これに接続している信号
処理回路(図示ゼず)と、この出力2xaの外部に出力
するための最終段のQl、llおよびQzxsからなる
インバータと負荷トランジスタQLとからなる。従って
、回路■からの出力け、回wPInVcおいて、初段の
インバータrへて1g号処理助略で適当に処理され、そ
の結果かIIk終段のインバータとQLとを介して工0
の外部に出方ちれる。
第4図は第3因の回路Iと回路■の接続部に対応するレ
イアウトの概略を示す平l1iO図でるる。図中、一点
鎖線!lおよびXsによってできる断面Fi夫々第1図
の慎域恥および領域x2に示されるものと同一である。
イアウトの概略を示す平l1iO図でるる。図中、一点
鎖線!lおよびXsによってできる断面Fi夫々第1図
の慎域恥および領域x2に示されるものと同一である。
また、第1図と同一の部分は同一の符号をもって示しで
ある。
ある。
このように、相補型MよりFHTよりなる回路■と工0
の入力端とし、I”Lよりなる回路]倉工0の出力側と
するのは次のような理由による。丁なわち、相補型M工
8FInT回路はI”L回路よりもNJ運でろシ、これ
を入カ鱒に置くことによって工0全体の高速化を図るこ
とかでき、父、ニー回路は相補型MI81FEIT1g
l路と異なり電浦駆舶か可能なので、こ九t−1fjカ
11411におけばファンアウトを多く取り得る、直接
他の工aZ駆動できる燐、植々σ)利点t′得ることか
でき、ICの鳥性能化に1効なためである。
の入力端とし、I”Lよりなる回路]倉工0の出力側と
するのは次のような理由による。丁なわち、相補型M工
8FInT回路はI”L回路よりもNJ運でろシ、これ
を入カ鱒に置くことによって工0全体の高速化を図るこ
とかでき、父、ニー回路は相補型MI81FEIT1g
l路と異なり電浦駆舶か可能なので、こ九t−1fjカ
11411におけばファンアウトを多く取り得る、直接
他の工aZ駆動できる燐、植々σ)利点t′得ることか
でき、ICの鳥性能化に1効なためである。
t7t、回mlトl!21路■とをインターフェイス回
路なしで[警接綬できる理由は次のとおりである。
路なしで[警接綬できる理由は次のとおりである。
相4@型M工8F]!I?回路からの出力範囲は電鍵電
圧Voc=57のとき出力tiけ数lθμム、出力電圧
は約0〜5vであり、一方、I”L回路か許容する入力
範囲けwiが数100μム程首まで電圧は十数Vまでで
ある。インターフェイス無シて′両者を接続した時の動
作は次のようになる。pチャネルM18 F I T
Qyll 2)” ”* QMllか01?のとき
すなわち高レベル(約57)のとき、電源V。0からQ
Mllを経てx′b画路へ′岨流か渾n、インバースト
ランジスタQ118のペースの電位か上昇し−QI+2
かON丁6つこれによジI’LのJt71段のインバー
タのff17Jfl低レベル(約OV)となる。電流路
は図中の矢印を刀のごとくになる。Q工、1のエミッタ
[は工8Lバイアス回路flit−介しテv0 と同等の電位を接続しているので、QMl、1J為ら工
2Ltll!l略へ諌れた電波の一部かq工、のコレク
タからベースへ澹れるかエミッタへは達しない。この逆
方同峨鉗り無を児できる。nチャネルM工8PITQ□
、ρ”N(QMjlがOF?〕のとき、丁なゎち低レベ
ル(約yu v )のとき、Q工、8のベース電位rj
rx tl 修J6AwL位となり、”I+1@’0
.1FFして、I”Lの初段のインバータの出力は高レ
ベルとなる。
圧Voc=57のとき出力tiけ数lθμム、出力電圧
は約0〜5vであり、一方、I”L回路か許容する入力
範囲けwiが数100μム程首まで電圧は十数Vまでで
ある。インターフェイス無シて′両者を接続した時の動
作は次のようになる。pチャネルM18 F I T
Qyll 2)” ”* QMllか01?のとき
すなわち高レベル(約57)のとき、電源V。0からQ
Mllを経てx′b画路へ′岨流か渾n、インバースト
ランジスタQ118のペースの電位か上昇し−QI+2
かON丁6つこれによジI’LのJt71段のインバー
タのff17Jfl低レベル(約OV)となる。電流路
は図中の矢印を刀のごとくになる。Q工、1のエミッタ
[は工8Lバイアス回路flit−介しテv0 と同等の電位を接続しているので、QMl、1J為ら工
2Ltll!l略へ諌れた電波の一部かq工、のコレク
タからベースへ澹れるかエミッタへは達しない。この逆
方同峨鉗り無を児できる。nチャネルM工8PITQ□
、ρ”N(QMjlがOF?〕のとき、丁なゎち低レベ
ル(約yu v )のとき、Q工、8のベース電位rj
rx tl 修J6AwL位となり、”I+1@’0
.1FFして、I”Lの初段のインバータの出力は高レ
ベルとなる。
電流w!IFs図中の矢印(2)のようKなる。このと
きI”L回路から相補型M工l11mFIifT回路へ
吸い込まれる電fIIけq□、のゲート。鴫とゲート長
の比W/Lt−適当に設定することで吸収できる、これ
らのことがら相補型M工8 PK’r回路と工2L同略
きけインターフェイス無しでl[接Ki#続できる。
きI”L回路から相補型M工l11mFIifT回路へ
吸い込まれる電fIIけq□、のゲート。鴫とゲート長
の比W/Lt−適当に設定することで吸収できる、これ
らのことがら相補型M工8 PK’r回路と工2L同略
きけインターフェイス無しでl[接Ki#続できる。
以上述べたような実施例によれば、次のような効果【#
/ることかfきる。
/ることかfきる。
(1) 115回路とpチャネルM工871丁とを夫
々別の半導体領域丁なわちウェル領域に1#/−成した
ことにより、それぞれのウェル憤域毎に不純物衾度をコ
ントロールできる。このため、工2L回路を形成するウ
ェル領域tやや^い不純物a厩とし、pチャネルM工8
1FBTt−形成するウェル領域を低不純物纜度にでき
るので、高速で低消費電力の工1L回路とより高速で為
集5llIfの相補型MI8]FjCT回路とを同−半
導体基板上に形成することかできる。従って、従来にな
い、高速、低消費電力、高集積という利点【備え友相備
型M工5FjCT−エ”LX○か得らカ、る。
々別の半導体領域丁なわちウェル領域に1#/−成した
ことにより、それぞれのウェル憤域毎に不純物衾度をコ
ントロールできる。このため、工2L回路を形成するウ
ェル領域tやや^い不純物a厩とし、pチャネルM工8
1FBTt−形成するウェル領域を低不純物纜度にでき
るので、高速で低消費電力の工1L回路とより高速で為
集5llIfの相補型MI8]FjCT回路とを同−半
導体基板上に形成することかできる。従って、従来にな
い、高速、低消費電力、高集積という利点【備え友相備
型M工5FjCT−エ”LX○か得らカ、る。
(2) 従来のようにpチャネルMI8FITと工!
Lと2n型工ピタキシヤル層内に設ける構造ではないた
め これらを設けるために必要だったア・インレージョ
ン角板か工費となる。丁なわち、ウェル軸板と半導体基
体とは逆バイアス又は同電位の関係にあるので、これら
の@城t4!!縁分離するだめのアイソレーション領域
は不費となり、七の分、集積度を向上できるう (3) I”L旧j略ツメ成用のn型つェル慣域とn
チャネルMI8PF!Tt−形成するp!S!エピタキ
シャル層及びp型基@を同電位(W−地電位)K保持で
きるから、寄生バイホーラトランジスタの発生を殆んど
防止できる。従って、工0の偏軸度を向上aぞることρ
為できる。また、例えば各半導体IJI域間の距btf
分増る轡の畜生バイポーラトランジスタ対Thp為不w
になるので、IC設計上の手間か/4けると共に集積度
ケ向上できる。
Lと2n型工ピタキシヤル層内に設ける構造ではないた
め これらを設けるために必要だったア・インレージョ
ン角板か工費となる。丁なわち、ウェル軸板と半導体基
体とは逆バイアス又は同電位の関係にあるので、これら
の@城t4!!縁分離するだめのアイソレーション領域
は不費となり、七の分、集積度を向上できるう (3) I”L旧j略ツメ成用のn型つェル慣域とn
チャネルMI8PF!Tt−形成するp!S!エピタキ
シャル層及びp型基@を同電位(W−地電位)K保持で
きるから、寄生バイホーラトランジスタの発生を殆んど
防止できる。従って、工0の偏軸度を向上aぞることρ
為できる。また、例えば各半導体IJI域間の距btf
分増る轡の畜生バイポーラトランジスタ対Thp為不w
になるので、IC設計上の手間か/4けると共に集積度
ケ向上できる。
(4)相44HI M I a p m T muトx
8L回路トノ(blツインターフェイスを省略し1藉す
ることによって、チップ面積を低減し設計の簡略化か計
れる。
8L回路トノ(blツインターフェイスを省略し1藉す
ることによって、チップ面積を低減し設計の簡略化か計
れる。
(5)相補型M工8!FfiT[gl略は工2L回路よ
り高速なので、これを入力−におくことでI0全体會高
速化でき、父工2L回路會出力i#lにおくことで7ア
ンアウトか多くとれ、また、他の素子t−直接に駆動で
きる。
り高速なので、これを入力−におくことでI0全体會高
速化でき、父工2L回路會出力i#lにおくことで7ア
ンアウトか多くとれ、また、他の素子t−直接に駆動で
きる。
(6)第3図及び第5図に示すように、工1L回路の最
終出力段にプル了ツブ抵抗に等価なiil#)ランジス
タQLt−設けたことによって、IOの出力特性を大き
く改善している。すなわち、このGLLtl[ることで
、tit I O外付け プル了ツブ抵抗カS工費とな
り、他のトランジスタ、IC等へ直接に僧続でき工0か
利用し易くなる、lbl他のI(3會駆動する能力か大
(7了ンア・ウドが大)となる、(6)プル了ツブ抵抗
を用いる場合に生ずる電源電圧vooの慣か大きくな′
るにつれて大きな抵抗−l)も<2)if用するため抵
抗での消費電力か大きくなってしlうという欠at解消
できる等の利点に倚ることかでき心。また、このQLは
、第5図にそのレイ了ウドの概略會示すように、XRL
ηλ形成されているn型ウェル−域3内にp 型領域4
0會油のp+型物に6と同時に#けることによって、こ
の領域40とインジェクタ領域5とによって構成芒れる
pnpラテラルトランジスタとして製造条件、プロセス
を変更することなく、ま7t(般針土格別の配油なしに
8島に構成することかできる。
終出力段にプル了ツブ抵抗に等価なiil#)ランジス
タQLt−設けたことによって、IOの出力特性を大き
く改善している。すなわち、このGLLtl[ることで
、tit I O外付け プル了ツブ抵抗カS工費とな
り、他のトランジスタ、IC等へ直接に僧続でき工0か
利用し易くなる、lbl他のI(3會駆動する能力か大
(7了ンア・ウドが大)となる、(6)プル了ツブ抵抗
を用いる場合に生ずる電源電圧vooの慣か大きくな′
るにつれて大きな抵抗−l)も<2)if用するため抵
抗での消費電力か大きくなってしlうという欠at解消
できる等の利点に倚ることかでき心。また、このQLは
、第5図にそのレイ了ウドの概略會示すように、XRL
ηλ形成されているn型ウェル−域3内にp 型領域4
0會油のp+型物に6と同時に#けることによって、こ
の領域40とインジェクタ領域5とによって構成芒れる
pnpラテラルトランジスタとして製造条件、プロセス
を変更することなく、ま7t(般針土格別の配油なしに
8島に構成することかできる。
(7) 工2L回開のネ刀段のQll、への電流(Q
□1・Q工、から矢印■て゛示す如く#入する)倉大き
くで@% Q工目U’1fJJfF−τ島畑にでき、相
補型MISIFKT画路から■!L回路へ信号か伝達ち
れるときの周波数ロスズノ^なくなる。
□1・Q工、から矢印■て゛示す如く#入する)倉大き
くで@% Q工目U’1fJJfF−τ島畑にでき、相
補型MISIFKT画路から■!L回路へ信号か伝達ち
れるときの周波数ロスズノ^なくなる。
X発明は上述の実施例に限定されないつ16図は本発明
の他の実施例を示す図である。
の他の実施例を示す図である。
同図において、上述の第1の実施力と同一の部分は同一
の符号?もって示しである。
の符号?もって示しである。
この実施力は、鮎lの賃施例において、工2L回路の紡
績のインバータのラテラルトランジスタQ工r + ’
i d@(Q、 I、、に対するインジェクタを省略
)しπ例tか丁ものであり、この部分以外の構成は隅l
の実施例i同一のものでめも。
績のインバータのラテラルトランジスタQ工r + ’
i d@(Q、 I、、に対するインジェクタを省略
)しπ例tか丁ものであり、この部分以外の構成は隅l
の実施例i同一のものでめも。
この工0の相補型MI8νMT回路Iと(3”L回路■
との接続部での動作ta明すると、pチャネルM工51
IF it T QM、、@1031 (QM、、か
0FF)のと@uVo□からQ□、′t″弁して工2L
へ電流か流れ一インバーストランジスタQ?sのベース
電位か上昇する。そこでQ工1.かOWL、、Q□7.
からなる初段のインバータの出力は低レベルとなる。電
渡路はvooからQMI + + Q H* kM ”
C接tl14 %位へ至;b。
との接続部での動作ta明すると、pチャネルM工51
IF it T QM、、@1031 (QM、、か
0FF)のと@uVo□からQ□、′t″弁して工2L
へ電流か流れ一インバーストランジスタQ?sのベース
電位か上昇する。そこでQ工1.かOWL、、Q□7.
からなる初段のインバータの出力は低レベルとなる。電
渡路はvooからQMI + + Q H* kM ”
C接tl14 %位へ至;b。
逆f(:、nチャネJl/M工8 P K T QMI
2,1)”ON(QMIIかoyp )のとき、Q□、
、のベースから(□、?弁じてGNDへ放電111流が
訛れ、Q工Itc/)ベース電位は接地a位とは#よ同
電位となる。この結果、Q、、*が0FIF L、籾数
のインバータの出力は^レベルとなる。従って、このと
きの電流は放磁電流か9□1゜からQ□、?介して接地
電位側へ流れるのみてあり定常電@riない。
2,1)”ON(QMIIかoyp )のとき、Q□、
、のベースから(□、?弁じてGNDへ放電111流が
訛れ、Q工Itc/)ベース電位は接地a位とは#よ同
電位となる。この結果、Q、、*が0FIF L、籾数
のインバータの出力は^レベルとなる。従って、このと
きの電流は放磁電流か9□1゜からQ□、?介して接地
電位側へ流れるのみてあり定常電@riない。
この実施例によっても、第1の実施例の効釆10〜(6
)と同一の効釆か得られる、芒らにQMl、カOMした
とき、工3Lの初段では定常1tt!tρ為な7hので
七〇分消費電力を低減で@る。
)と同一の効釆か得られる、芒らにQMl、カOMした
とき、工3Lの初段では定常1tt!tρ為な7hので
七〇分消費電力を低減で@る。
IN7図は本発明のさらに他の実施例を示す図である。
同図において、上述の第1の実施例と同一の部分は同一
の符号をもって示す。
の符号をもって示す。
この実施例は、先述の#1の実施例において、相補型M
I日PIC?回路の最終段のインノ(−夕のpチャネル
MI8PIiTQ、、、會省略した例であり、これ以外
の構成は第1の実施例と同一のものでめる。このICの
相禰型M工sy嶌T回路lとすL回路皿との接続部での
動作を鰭明すると、pチャネルM工8FKTQM1tが
0?1のとき、ラテラルトランジス−タQ□、から相補
型M工El?l T回路墓への電tN帖はつくられず%
QIIIη為飽和する。
I日PIC?回路の最終段のインノ(−夕のpチャネル
MI8PIiTQ、、、會省略した例であり、これ以外
の構成は第1の実施例と同一のものでめる。このICの
相禰型M工sy嶌T回路lとすL回路皿との接続部での
動作を鰭明すると、pチャネルM工8FKTQM1tが
0?1のとき、ラテラルトランジス−タQ□、から相補
型M工El?l T回路墓への電tN帖はつくられず%
QIIIη為飽和する。
そこでQ工3.のベース電位か上昇してQxllgsO
Nし、初段のインバータの出刃は低レベルとなる。
Nし、初段のインバータの出刃は低レベルとなる。
WLWt紬汀V。。から工NLバイ了ス1鮎LQ□11
゜QII、kM″′C薪地区位へ至る。nチャネルM工
81蔦T Q、Ms*がONのときは第lの実施例と1
1iJ −(2)−作【するnCの実施例によっても第
1の実施例の効果+1)〜(6)と四−の効果た得られ
る。
゜QII、kM″′C薪地区位へ至る。nチャネルM工
81蔦T Q、Ms*がONのときは第lの実施例と1
1iJ −(2)−作【するnCの実施例によっても第
1の実施例の効果+1)〜(6)と四−の効果た得られ
る。
本発明は上述の実施例の他にも糧々の変形かcQ能であ
る。例えば、上述の実施例においてn+型の埋込層16
の形成を省略してもよい。この場合は、名ら忙p型のエ
ピタキシャル層2を形成ゼずに、p−型シリコン基板1
内にn型ウェル11M3および4を形成するようにして
もよい。また 11L形成用の高不純物濃度のn型つェ
ルIJl緘3の形成法として、pチャネルM工8FE’
r形成用のn型ウェル領域4の形成時に同時にイオン打
込みした後、ウェルfI塚41にマスクで釉い再度ウェ
ル領域3にイオン打込みするという方法tとってもよい
。こしFi動序を逆にして行ってもよい。さらに、各半
導体懺域【逆導電型にti11′f!換えることも可能
である。
る。例えば、上述の実施例においてn+型の埋込層16
の形成を省略してもよい。この場合は、名ら忙p型のエ
ピタキシャル層2を形成ゼずに、p−型シリコン基板1
内にn型ウェル11M3および4を形成するようにして
もよい。また 11L形成用の高不純物濃度のn型つェ
ルIJl緘3の形成法として、pチャネルM工8FE’
r形成用のn型ウェル領域4の形成時に同時にイオン打
込みした後、ウェルfI塚41にマスクで釉い再度ウェ
ル領域3にイオン打込みするという方法tとってもよい
。こしFi動序を逆にして行ってもよい。さらに、各半
導体懺域【逆導電型にti11′f!換えることも可能
である。
第8図は本発明による相補型MI8Fml−工宜り工0
のさらに他の実施例を示すものである。この実7Ilカ
は、既述した実施例とは異なり、工2Lを&&上に成長
させたエピタキシャル層内に設σ、やはりエピタキシャ
ル層内にnチャネルMISP11iT′に設け、X”L
を設ける部分のエピタキシャル層の不純9B濃度を部分
的に高一度に変化δぜている。丁なわち、既述の1j!
施例におけるウェルgJl緘に相当する半導体領域とし
て互いに絶縁分離したエピタキシャル層會用い、その不
純*a度を変化δゼていることがq#像である。
のさらに他の実施例を示すものである。この実7Ilカ
は、既述した実施例とは異なり、工2Lを&&上に成長
させたエピタキシャル層内に設σ、やはりエピタキシャ
ル層内にnチャネルMISP11iT′に設け、X”L
を設ける部分のエピタキシャル層の不純9B濃度を部分
的に高一度に変化δぜている。丁なわち、既述の1j!
施例におけるウェルgJl緘に相当する半導体領域とし
て互いに絶縁分離したエピタキシャル層會用い、その不
純*a度を変化δゼていることがq#像である。
同図に示すように、本実施例で汀、低不純@濃度のn−
型B1基根51上に低不純V#質のp−型エピタキシャ
ル層52を成長芒ぜたものを基体として用いている。ヤ
して、このp−型エピタキシャル層52けn型アイソレ
ーション領域62によって相補型Mよりl!BT會設け
るべl!佃域X。
型B1基根51上に低不純V#質のp−型エピタキシャ
ル層52を成長芒ぜたものを基体として用いている。ヤ
して、このp−型エピタキシャル層52けn型アイソレ
ーション領域62によって相補型Mよりl!BT會設け
るべl!佃域X。
とI”Llr:設けるべl!@城!、とに互いに絶縁分
離されているう領域!、の低不純物a1度のp−型エピ
タキシャル層52の一部53はイオン打込みVCよって
導入されたp型不純?l ?lJえはボロンによって不
純物一度か島められている。この領域53内Kn+型イ
ンジエクタ領域58とp+型コレクタ智域61、n+型
型ベース職域59ニオツタ電極引出し層60およびエミ
ッタ領域52からなるイン六−ストランジスタと1−形
成することによってI”LiH形成している。一方、領
域x1の低不純物8度のエピタキシャル層52内には、
n 型ンース、ドレイン領域56、ゲート絶縁II!6
6およびゲート電極である多結晶シリコン−67からな
るnチャネルMI81FICTと、n型つニ& 1j1
1!I54内に設は几p+型ンース、ドレイン@斌57
、ゲート絶縁j[63およびゲート電極である多結晶シ
リコン層64からなるpチャネルM工s]FETとt形
成することによって相補型MI8F]eTk形成してい
る。
離されているう領域!、の低不純物a1度のp−型エピ
タキシャル層52の一部53はイオン打込みVCよって
導入されたp型不純?l ?lJえはボロンによって不
純物一度か島められている。この領域53内Kn+型イ
ンジエクタ領域58とp+型コレクタ智域61、n+型
型ベース職域59ニオツタ電極引出し層60およびエミ
ッタ領域52からなるイン六−ストランジスタと1−形
成することによってI”LiH形成している。一方、領
域x1の低不純物8度のエピタキシャル層52内には、
n 型ンース、ドレイン領域56、ゲート絶縁II!6
6およびゲート電極である多結晶シリコン−67からな
るnチャネルMI81FICTと、n型つニ& 1j1
1!I54内に設は几p+型ンース、ドレイン@斌57
、ゲート絶縁j[63およびゲート電極である多結晶シ
リコン層64からなるpチャネルM工s]FETとt形
成することによって相補型MI8F]eTk形成してい
る。
この実施例によっても、鞘1の実施例と同様に、より高
速で高集積度の相補型M工81FIT回路と高速で欽消
費電刀の工8Lとを同一基板上に形成で!!為。この利
点を十分に活か丁ためKFi、茶9図に示すような接続
形IIか望ましい。
速で高集積度の相補型M工81FIT回路と高速で欽消
費電刀の工8Lとを同一基板上に形成で!!為。この利
点を十分に活か丁ためKFi、茶9図に示すような接続
形IIか望ましい。
第9図において、”111 ”””は第3図におけるq
工3.・・・・・・に対応するトランジスタであり、そ
れらと逆導電型であることt示している。このため第3
図とは電位関佛も逆になっている。丁なわち、インバー
ストランジスタQl11のコレクタ(エビタ牟シャルJ
曽52)は工1Lパイ了ス111!l略1ut−経て供
給される0、了りの電位t−肩し、これと同一1j緘(
エピタキシャル層52)であるラテラルトランジスタQ
I11のエミッタのベースも工8Lバイアス回路出から
供給される0、7vの電位1を肩している。
工3.・・・・・・に対応するトランジスタであり、そ
れらと逆導電型であることt示している。このため第3
図とは電位関佛も逆になっている。丁なわち、インバー
ストランジスタQl11のコレクタ(エビタ牟シャルJ
曽52)は工1Lパイ了ス111!l略1ut−経て供
給される0、了りの電位t−肩し、これと同一1j緘(
エピタキシャル層52)であるラテラルトランジスタQ
I11のエミッタのベースも工8Lバイアス回路出から
供給される0、7vの電位1を肩している。
一方、ラテラルトランジスタQIIIのエミッタである
インジェクタ領域は接地逼れている。なお、相補型M工
8FEiTの形成δれている領域!1のp−型エピタキ
シャル層の電位は接地電位である。このため第8図に示
すようKn−型半導体基板51トレ型了インレージヨン
層62によってp型エピタキシャル層52を分離するの
である。
インジェクタ領域は接地逼れている。なお、相補型M工
8FEiTの形成δれている領域!1のp−型エピタキ
シャル層の電位は接地電位である。このため第8図に示
すようKn−型半導体基板51トレ型了インレージヨン
層62によってp型エピタキシャル層52を分離するの
である。
この工0の相癩型MI8?ICT回路夏と115回路U
との接続部での動作全般明する。pチャネルM I B
F It T Q、、、、 ;6aON (Q、、、
はoyy)のとき、Qlllのペース鑞付は0.7vよ
り上昇し、Q舊か0IFFICなって工ILの初段のイ
ンバータの出刃ri高レベルとなる。nチャネルMI8
71TQ□、か0N(Q□1かOF?)のとき、Q7古
のベースにほぼ接地電位となり、Q1八かONL、、初
段のインバータの出刃は低レベルとなる。電諏路は工I
I、回路からQ、r凸’ QMII t−経て接地電位
に至る。この実施例によれば第1の実施例の効果(1)
、(4)、(5)および16)と同一の効果か得られる
。
との接続部での動作全般明する。pチャネルM I B
F It T Q、、、、 ;6aON (Q、、、
はoyy)のとき、Qlllのペース鑞付は0.7vよ
り上昇し、Q舊か0IFFICなって工ILの初段のイ
ンバータの出刃ri高レベルとなる。nチャネルMI8
71TQ□、か0N(Q□1かOF?)のとき、Q7古
のベースにほぼ接地電位となり、Q1八かONL、、初
段のインバータの出刃は低レベルとなる。電諏路は工I
I、回路からQ、r凸’ QMII t−経て接地電位
に至る。この実施例によれば第1の実施例の効果(1)
、(4)、(5)および16)と同一の効果か得られる
。
第1図は本発明の第1の実施例であるIOの断面図、第
2A図〜第2H図は第1図のICの製造プロセスを示す
工程断面図、銅3図は第1r)実施例の概略回路図、第
4図は第3図の一部に対応する平面図、第、5図は負荷
トランジスタ部の平f7U図、第6図は本発明の第2の
実施例を示す回路図、第7図Fi纂3の実施例を示す回
路図、第8図は本発明の第4の1!施例である工0の断
面図、8g9図はIn2の実施例の概略回路図である。 l・・・p−型シリコン基板、2・・・p−型エピタキ
シャル層、3・・・工ILt設けるためのn型つェル領
域、4・・・pチャネルM工8FmTt−設けるための
nrliウェル曽域、5・・・p 型インジェクター域
、6・・・p+型ペース領域、7・・・n+型コレクタ
餉領域9・・・p 型ソース、ドレイン−域、ILl・
・・nmlソース、ドレイン領域、51・・・nf7シ
リコン基徐、52・・・・・・p−エピタキシャル層、
53・・・不純物濃度を高められたエピタキシャル層、
58・・・n+型インジェクタ領壊、59・・・n+型
ペース領域、61・・・p+型コレクタ領域、56・・
・n 型ソーx 、 svイン領ttR157・・・p
型ソース、ドレイン領域。 第 3 図 第 tl 図 第 5 図 第 6 図
2A図〜第2H図は第1図のICの製造プロセスを示す
工程断面図、銅3図は第1r)実施例の概略回路図、第
4図は第3図の一部に対応する平面図、第、5図は負荷
トランジスタ部の平f7U図、第6図は本発明の第2の
実施例を示す回路図、第7図Fi纂3の実施例を示す回
路図、第8図は本発明の第4の1!施例である工0の断
面図、8g9図はIn2の実施例の概略回路図である。 l・・・p−型シリコン基板、2・・・p−型エピタキ
シャル層、3・・・工ILt設けるためのn型つェル領
域、4・・・pチャネルM工8FmTt−設けるための
nrliウェル曽域、5・・・p 型インジェクター域
、6・・・p+型ペース領域、7・・・n+型コレクタ
餉領域9・・・p 型ソース、ドレイン−域、ILl・
・・nmlソース、ドレイン領域、51・・・nf7シ
リコン基徐、52・・・・・・p−エピタキシャル層、
53・・・不純物濃度を高められたエピタキシャル層、
58・・・n+型インジェクタ領壊、59・・・n+型
ペース領域、61・・・p+型コレクタ領域、56・・
・n 型ソーx 、 svイン領ttR157・・・p
型ソース、ドレイン領域。 第 3 図 第 tl 図 第 5 図 第 6 図
Claims (1)
- 【特許請求の範囲】 1、一つの主導体基体に1集積注入論理よりなる第1の
回路と、相補型の絶縁ゲート型電界効果トランジスタよ
シなる第2の回路とt−肩する半導体集積回路装置にお
いて、前記第1の回路の一部を構成する第1導電型のイ
ンジェクタmVおよびインバーストランジスタのベース
領域會その内部に形成する几め[1111紀牛導体基体
内に設けられた第2導電型の第1の半導体領域の不純@
−&1.前記第2の回路の一部を構成する第1導畜型の
ソース、ドレイン領塘會肩する絶縁ゲート型電界効果ト
ランジスタを形成するために罰記牛纒体基体内に設けら
れた第2導電型の第2の半導体領砿の不純物濃度よりも
大きくし友ことt%値とする半導体集積回路装置。 2、前記第1および第2の半導体領域は、前記主導体基
体表面から基体内に導入された不純物によって形成ちれ
たウェルIJI埴であることt−特徴とする特許請求の
範囲第1項記載の半導体集積回路装置。 3、前記主導体基体は第1導1型の半導体基板と、この
上に設けられ九第1導電型のエピタキシャル層からなる
ことt%値とする特許請求の範囲第2項記載の半導体集
積回路装置、 4、前記!1導1型にP型であること全物像とする特許
請求の範囲第1JIJgr2敞の半導体集積回路装置。 5、@配路2の回路および第1の回路は、夫々、半導体
集積回路装置の人力−および出力ImKm直配れており
、前記第2の回路の出力か直接前記第1の回w!Iに入
力されていることt神像とする特許請求の軛白第1稠配
畝の半導体集積回路装置。
Priority Applications (14)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56149433A JPS5851561A (ja) | 1981-09-24 | 1981-09-24 | 半導体集積回路装置 |
IT23326/82A IT1153730B (it) | 1981-09-24 | 1982-09-17 | Dispositivi a circuito integrato a semiconduttori e procedimento per la loro fabbricazione |
FR8215875A FR2514200A1 (fr) | 1981-09-24 | 1982-09-21 | Dispositif possedant un circuit a transistors a effet de champs a grille isolee complementaire et un circuit logique integre a injection sur le meme substrat semi-conducteur, ainsi que son procede de fabrication |
GB08227060A GB2107117B (en) | 1981-09-24 | 1982-09-22 | Semiconductor integrated circuit devices |
DE19823235409 DE3235409A1 (de) | 1981-09-24 | 1982-09-24 | Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung |
FR8318617A FR2533367B1 (fr) | 1981-09-24 | 1983-11-23 | Procede de fabrication d'un dispositif possedant un circuit a transistors a effet de champs a grille isolee complementaire et un circuit logique integre a injection sur le meme substrat semiconducteur |
GB08502453A GB2154060B (en) | 1981-09-24 | 1985-01-31 | Semiconductor integrated circuit devices |
GB08502454A GB2154061B (en) | 1981-09-24 | 1985-01-31 | Methods of manufacturing semiconductor circuit devices |
SG40987A SG40987G (en) | 1981-09-24 | 1987-05-06 | Methods of manufacturing semiconductor circuit devices |
SG40887A SG40887G (en) | 1981-09-24 | 1987-05-06 | Semiconductor integrated circuit devices and method of manufacturing the same |
HK698/87A HK69887A (en) | 1981-09-24 | 1987-09-24 | Methods of manufacturing semiconductor circuit devices |
HK691/87A HK69187A (en) | 1981-09-24 | 1987-09-24 | Semiconductor integrated circuit devices and method of manufacturing the same |
MY644/87A MY8700644A (en) | 1981-09-24 | 1987-12-30 | Semiconductor integrated circuit devices and method of manufacturing the same |
MY648/87A MY8700648A (en) | 1981-09-24 | 1987-12-30 | Methods of manufacturing semiconductor circuit devices |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56149433A JPS5851561A (ja) | 1981-09-24 | 1981-09-24 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5851561A true JPS5851561A (ja) | 1983-03-26 |
Family
ID=15474999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56149433A Pending JPS5851561A (ja) | 1981-09-24 | 1981-09-24 | 半導体集積回路装置 |
Country Status (8)
Country | Link |
---|---|
JP (1) | JPS5851561A (ja) |
DE (1) | DE3235409A1 (ja) |
FR (2) | FR2514200A1 (ja) |
GB (3) | GB2107117B (ja) |
HK (2) | HK69887A (ja) |
IT (1) | IT1153730B (ja) |
MY (1) | MY8700644A (ja) |
SG (1) | SG40887G (ja) |
Cited By (3)
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---|---|---|---|---|
JPS60253261A (ja) * | 1984-05-29 | 1985-12-13 | Clarion Co Ltd | Iil素子を含む集積回路 |
JPH0387403A (ja) * | 1989-08-31 | 1991-04-12 | Mitsubishi Electric Corp | 融雪装置 |
JPH03235802A (ja) * | 1990-02-14 | 1991-10-21 | Mitsubishi Electric Corp | 融雪装置 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5955052A (ja) * | 1982-09-24 | 1984-03-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
KR920015363A (ko) * | 1991-01-22 | 1992-08-26 | 김광호 | Ttl 입력 버퍼회로 |
Citations (3)
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JPS5611661A (en) * | 1979-07-09 | 1981-02-05 | Sankyo Seiki Mfg Co Ltd | Magnetic card reader of normal card containing type |
JPS56116661A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
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Publication number | Priority date | Publication date | Assignee | Title |
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