JPS5851426B2 - Semiconductor integrated circuit device - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体集積回路（以下、単にＩＣと称す。[Detailed description of the invention] This invention relates to a semiconductor integrated circuit (hereinafter simply referred to as IC).

）に関し、特に、増幅回路と出力回路とを内蔵するモノ
リシックＩＣを対象とする。), and is particularly aimed at monolithic ICs that incorporate an amplifier circuit and an output circuit.

モノリシックＩＣにおいては、ｐｎ接合分離を利用する
関係上、各素子領域間のサブレスレート（半導体基板）
を、その回路の基準電位に固定する必要がある。In monolithic ICs, due to the use of pn junction isolation, the sub-reslate (semiconductor substrate) between each element region is
must be fixed to the reference potential of the circuit.

この場合、複数の基準電位端子を有するとき、どの基準
電位端子にサブストレートを接続するかということにつ
いて、従来は、あまり配慮がなされていなかった。In this case, conventionally, when a plurality of reference potential terminals are provided, little consideration has been given to which reference potential terminal the substrate should be connected to.

例えば、初段アンプ、増面アンプ及び出力回路からなる
パワーＩＣにおいては、出力回路の大電流による基準電
位の変動の入力側への帰還をさけるため、初段アンプと
増幅アンプの基準電位ラインと、出力回路の基準電位ラ
インとは、ＩＣ内で分離するとともに、それぞれについ
て外付端子を設け、電源供給をするものである。For example, in a power IC consisting of a first-stage amplifier, an amplifier, and an output circuit, in order to avoid feedback of reference potential fluctuations due to large currents in the output circuit to the input side, the reference potential line of the first-stage amplifier and amplifier amplifier, and the output The reference potential lines of the circuit are separated within the IC, and external terminals are provided for each to supply power.

この場合、サブストレートは、電位変動の大きな出力回
路の基準電位端子を避け、電位変動の小さな初段アンプ
等の電位変動め小さな基準電位に接続するものであった
。In this case, the substrate avoids the reference potential terminal of the output circuit, which has large potential fluctuations, and is connected to the reference potential of a first stage amplifier, etc., which has small potential fluctuations.

ところが、この発明者は、上記サブストレートの接続点
と、パワーＩＣにおいて一般的に使用される準コンプリ
メンクリープッシュプル回路を構成するｐｎｐラテラル
トランジスタによる寄生サブストレート電流とが、出力
歪率に重文な関係を有することを見い出した。However, the inventor discovered that the parasitic substrate current caused by the connection point of the substrate and the pnp lateral transistor that constitutes a quasi-complementary push-pull circuit commonly used in power ICs has an important effect on the output distortion rate. We found that there is a strong relationship between

この発明は、上述の回路解析の結果、生まれたもので、
その目的とするところは、歪率の低減を図ったパワーＩ
Ｃ等の半導体集積回路装置を提供することにある。This invention was born as a result of the above-mentioned circuit analysis.
The purpose of this is to reduce the distortion by reducing the power I
An object of the present invention is to provide a semiconductor integrated circuit device such as C.

この発明は、寄生サブストレート電流による歪率の増大
を避けるため、出力回路の基準電位端子にのみサブスト
レートを接続するものである。In this invention, the substrate is connected only to the reference potential terminal of the output circuit in order to avoid an increase in distortion caused by parasitic substrate current.

以下、実施例により、この発明を具体的に説明する。Hereinafter, the present invention will be specifically explained with reference to Examples.

第１図は、この発明の一実施例であるパワーＩＣの回路
図である。FIG. 1 is a circuit diagram of a power IC that is an embodiment of the present invention.

この回路の主要部は、電圧信号を電流信号に変換するた
めの初段アンプＡ１と、上記初段アンプの出力を増幅す
るための増幅アンプＡ２と、上記増幅アンプにより駆動
される出力回路Ａ３とにより構成される。The main parts of this circuit are composed of a first-stage amplifier A1 for converting a voltage signal into a current signal, an amplification amplifier A2 for amplifying the output of the first-stage amplifier, and an output circuit A3 driven by the amplification amplifier. be done.

初段アンプＡ１は、入力信号が印加されたトランジスタ
Ｑ１のエミッタ出力を、トランジスタＱ３ ｔＱ４から
なる電流ミラー回路を介して出力信号を得るものである
。The first stage amplifier A1 obtains an output signal from the emitter output of the transistor Q1 to which an input signal is applied through a current mirror circuit made up of transistors Q3 and tQ4.

上記トランジスタＱ□のエミッタに設けられたトランジ
スタＱ２は、直流帰還用トランジスタであり、出力回路
の中点電圧を、抵抗Ｒ５，Ｒ７と、定電流トランジスタ
Ｑ８と、コンデンサＣ２からなる帰還回路を介して、所
定の帰還量の信号により制御されるものである。Transistor Q2 provided at the emitter of transistor Q , which is controlled by a signal with a predetermined amount of feedback.

増幅アンプＡ２は、ダーリントン接続したトランジスタ
Ｑｇ ｒ ＱＩＯを増幅トランジスタとし、定電流トラ
ンジスタＱｌｌを負荷とする増幅回路である、この回路
は、増幅素子をダーリントン接続して高電流増幅率ｈＦ
Ｅとしたこと、及び負荷インピーダンスを犬としたこと
により、高増幅率が得られる。The amplification amplifier A2 is an amplification circuit that uses a Darlington-connected transistor Qg r QIO as an amplification transistor and a constant current transistor Qll as a load. This circuit has Darlington-connected amplification elements and has a high current amplification factor hF.
By setting it to E and setting the load impedance to dog, a high amplification factor can be obtained.

また、入出力間に設けられたコンデンサＣ１は、発振防
止のためのものである。Further, the capacitor C1 provided between the input and output is for preventing oscillation.

出力回路Ａ３は、準コンプリメンクリープッシュプル回
路により構成されている。The output circuit A3 is constituted by a quasi-complementary push-pull circuit.

すなわち、正の交流出力信号を得るためのダーリントン
接続したトランジスタＱ１５．Ｑ１６と、負の交流出力
信号を得るためのトランジスタＱ１４ ｙ Ｑ１□とに
より構成され、上記トランジスタＱ１７は上記トランジ
スタＱ１５ ｔ Ｑｔａと相補的に動作させるため、反
転入力を形成するためのｐｎｐ トランジスタＱ１４を
介して、上記増幅回路の出力信号が印加されるものであ
る。That is, Darlington connected transistor Q15. to obtain a positive AC output signal. Q16 and a transistor Q14 y Q1□ for obtaining a negative AC output signal, and in order to operate the transistor Q17 complementary to the transistor Q15 t Qta, a pnp transistor Q14 for forming an inverting input is connected. The output signal of the amplifier circuit is applied thereto.

また、ダイオードＤ４〜Ｄ７及びトランジスタＱ１３は
、上記出力トランジスタＱ１４〜Ｑ１□のバイアス回路
を構成する。Further, the diodes D4 to D7 and the transistor Q13 constitute a bias circuit for the output transistors Q14 to Q1□.

なお、この回路において、初段アンプＡ１は、ツェナー
ダイオードＤＺにより定電源電圧化が図られており、ト
ランジスタＱ６〜Ｑ７等は、前記定電流トランジスタＱ
１１等を駆動するための定電流を形成するためのもので
ある。In this circuit, the first stage amplifier A1 is made to have a constant power supply voltage by a Zener diode DZ, and the transistors Q6 to Q7, etc. are connected to the constant current transistor Q.
This is for forming a constant current for driving 11 and the like.

そして、基準電位である接地ラインは、初段アンプＡ１
、増幅アンプＡ２と、出力回路Ａ３とは、分離してそれ
ぞれ外付ピンＰ２．Ｐ７を通して該電位を供給するもの
である。The ground line, which is the reference potential, is connected to the first stage amplifier A1.
, amplification amplifier A2, and output circuit A3 are separated and connected to external pins P2. This potential is supplied through P7.

これらの回路を内蔵するモノリシックＩＣのサブストレ
ートを、同図における実線Ｐ−８ＵＢとしてあられすと
、このサブストレートＰ−８ＵＢには出力回路Ａ３側の
基準電位に接続することによりバイアス電圧を印加する
。If the substrate of the monolithic IC containing these circuits is shown as the solid line P-8UB in the figure, a bias voltage is applied to this substrate P-8UB by connecting it to the reference potential on the output circuit A3 side. .

出力回路Ａ３を構成するｐｎｐラテラルトランジスタＱ
１４には、コレクタをＰ型サブストレートとする寄生バ
ーチカルトランジスタが形成され、回路図では同図にお
いて破線で示すような結線となる。PNP lateral transistor Q forming output circuit A3
14 is formed with a parasitic vertical transistor whose collector is a P-type substrate, and the circuit diagram is connected as shown by a broken line in the same figure.

この寄生トランジスタのコレクタ電流ｉは、この実施例
においては、出力回路Ａ３側の外は端子を通して流れる
ものとなる。In this embodiment, the collector current i of this parasitic transistor flows through the terminals outside the output circuit A3 side.

このため、ｐｎｐドライバートランジスタＱ４の寄生サ
ブストレート電流ｉによって、入力側の接地ラインがゆ
すられることがないので、歪の悪化が防止できる。Therefore, the ground line on the input side is not disturbed by the parasitic substrate current i of the pnp driver transistor Q4, so that deterioration of distortion can be prevented.

すなわち、上記サブストレートＰ−８ＵＢを入力側の接
地ラインに接続したとすると、上記寄生サブストレート
電流は、上記接地外は端子Ｐ２を通して流れるものとな
る。That is, if the substrate P-8UB is connected to the ground line on the input side, the parasitic substrate current flows through the terminal P2 except for the ground.

この外付端子Ｐ２には、アルミニュウム配線ボンディン
グ線、フレーム抵抗等のための共通抵抗が介在するため
、モノリシックＩＣ内の接地ラインの電位が上記電流に
より変動するものとなる。Since this external terminal P2 includes a common resistor such as an aluminum wire bonding line and a frame resistor, the potential of the ground line within the monolithic IC fluctuates due to the above-mentioned current.

このことを定量的には、次のように説明できる。This can be explained quantitatively as follows.

共通抵抗をＲＧとし、出力トランジスタＱ１４の電流増
幅率をｈＦＥとし、このトランジスタＱ１４のコレクタ
電流Ｉｃと寄生サブストレート電流ｉとの比をα（−ｉ
／■ａ）とし、利得をＧｖｏとし、負荷抵抗をＲＬとす
ると、出力Ｖ□（ｒｍｓ）時の寄生サブストレート電流
ｉのピーク値は次式（１）により示され、この電流は生
涯整流源である。The common resistance is RG, the current amplification factor of the output transistor Q14 is hFE, and the ratio of the collector current Ic of this transistor Q14 to the parasitic substrate current i is α(-i
/■a), the gain is Gvo, and the load resistance is RL, then the peak value of the parasitic substrate current i at the output V□ (rms) is shown by the following equation (1), and this current is a lifetime rectifier source. It is.

ｉ−α−Ｊ −ｖｏ ／ ｈ Ｆ Ｂ −ＲＬ
・−・−（１）したがって、入力側回路の接地ラインは
、次式（２）で示す電圧変動が生ずる。i-α-J-vo/h F B-RL
・−・−(1) Therefore, the voltage fluctuation shown in the following equation (2) occurs in the ground line of the input side circuit.

Ｖｏ−α−４−ｖｏ −ＲＧ／ｈ ＰＥ −ＲＬ−−−
−−・（２）この電圧■Ｇは、初段アンプＡ１の負荷抵
抗ＲＯを介して、増幅アンプＡ２の入力信号に生涯電圧
として重畳されるものであるため、歪率ＴＨＤは次式（
３）で示される分だけ悪化する。Vo-α-4-vo -RG/h PE -RL---
---(2) Since this voltage ■G is superimposed as a lifetime voltage on the input signal of the amplifier A2 via the load resistor RO of the first stage amplifier A1, the distortion factor THD is calculated by the following formula (
It gets worse by the amount shown in 3).

ＴＨＤ＝２Ｊ′″２°ＲＧ” Ｇ” ” Ｘ １００−
（３）３π” ｈＦＥ ’ＲＬ ここで、例えば、ＲＧ ＝ ０．１ 、Ｑ、 α＝０
．０５ｈＢｐ＝ｉｏｏ、ＧＶ−４００１Ｒ４，＝４＃と
すると、歪率悪化分は、約０．２８％となる。THD=2J′″2°RG”G””X 100-
(3) 3π” hFE 'RL where, for example, RG = 0.1, Q, α=0
．． When 05hBp=ioo and GV-4001R4,=4#, the distortion rate deterioration is about 0.28%.

ところが、この実施例に示すように、サブストレートを
出力回路側の接地ピンＰ７に接続することにより、上述
のような歪率の悪化が防止できる。However, as shown in this embodiment, by connecting the substrate to the ground pin P7 on the output circuit side, the above-mentioned deterioration of the distortion factor can be prevented.

このサブストレートと接地ピンＰ７との接続は、例えば
第３図に示すモノリシックＩＣの一部断面斜視図に示す
ように、出力トランジスタＱ１７のエミッタを構成する
ｎ型領域６と、ポンディングパッド９とを構成する電極
と一体をなす配線γの下であって、Ｐ＋型分離領域５上
の絶縁膜８を選択的に除去することにより電気的接続を
得るものである。The connection between this substrate and the ground pin P7 is, for example, as shown in the partial cross-sectional perspective view of the monolithic IC shown in FIG. Electrical connection is obtained by selectively removing the insulating film 8 on the P+ type isolation region 5 under the wiring γ which is integral with the electrode constituting the electrode.

なお、同図において、１はタブであり、２はサブストレ
ート、３はＰ＋型領域によりｐｎ接合分離されたｎ−型
ウェル領域であり、トランジスタＱ１□ｎコレクタを構
成するものである。In the figure, 1 is a tab, 2 is a substrate, and 3 is an n-type well region separated by a pn junction by a P+-type region, which constitutes the transistor Q1□n collector.

４は上記ウェル内に形成されたトランジスタＱ１□のベ
ースを構成するｐ型頭域であり、７は、コレクタとのコ
ンタクトを得るためのｎ＋型領領域ある。4 is a p-type region constituting the base of the transistor Q1□ formed in the well, and 7 is an n+-type region for making contact with the collector.

また、１０，１１は、ベース、コレクタに接続する配線
層である。Further, 10 and 11 are wiring layers connected to the base and collector.

この発明は、前記実施例に限定されず、種々の実施形態
を係ることができる。This invention is not limited to the above-mentioned example, but can involve various embodiments.

例えば、初段アンプとしては、第２図に示すような、差
動アンプであって、一方の入力端子が交流的にモノリシ
ックＩＣ内の接地ラインに接続されている場合は、この
差動入力のうち、一方の入力にのみ、寄生サブストレー
ト電流による影響を受けるものであるから、この発明を
適用することにより、歪率の悪化が防止できる。For example, if the first-stage amplifier is a differential amplifier as shown in Figure 2, and one input terminal is connected to the ground line in the monolithic IC in an alternating current manner, one of the differential input terminals is Since only one input is affected by the parasitic substrate current, by applying the present invention, deterioration of the distortion factor can be prevented.

この発明は、パワーＩＣの他、増幅回路と出力回路とを
内蔵するモノリシックＩＣであって、上記増幅回路は、
その出力に接地電位の変動の影響を受けるものであり、
出力回路はラテラルトランジスタを含むものにすべて適
用できる。The present invention is a monolithic IC that incorporates an amplifier circuit and an output circuit in addition to a power IC, the amplifier circuit comprising:
Its output is affected by ground potential fluctuations,
Any output circuit including lateral transistors can be applied.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、この発明の一実施例を示す回路図、第２図は
、上記実施例回路の初段アンプの他の一実施例を示す回
路図、第３図は、この発明の一実施例を示すモノリシッ
クＩＣの一部断面斜視図である。 １・・・・・・タブ、２・・・・・・サブストレート、
３・・・・・・ウェル、４・・・・・・ベース、５・・
・・・・分離領域、６・・・・・・エミッタ、７・・・
・・・コレクタ電極、８・・・・・・絶縁膜、９・・・
・・・ポンディングパッド、９’、１０，１１・・・・
・・配線層。FIG. 1 is a circuit diagram showing one embodiment of the present invention, FIG. 2 is a circuit diagram showing another embodiment of the first stage amplifier of the above embodiment circuit, and FIG. 3 is an embodiment of the present invention. 1 is a partially cross-sectional perspective view of a monolithic IC. 1...Tab, 2...Substrate,
3...Well, 4...Base, 5...
... Separation region, 6 ... Emitter, 7 ...
... Collector electrode, 8 ... Insulating film, 9 ...
...Pounding pad, 9', 10, 11...
...Wiring layer.

Claims (1)

【特許請求の範囲】[Claims] １ 増幅回路と出力回路とを内蔵し、それぞれが外付接
地端子を有するモノリシックＩＣであること、上記増幅
回路は、その出力に接地電位の変動の影響を受ける形式
のものであること、上記出力回路は、ラテラルトランジ
スタを含むものであること、及び上記ＩＣのサブストレ
ートは、出力回路の外付接地端子にのみ接続するもので
あることを特徴とする半導体集積回路装置。1. It is a monolithic IC that contains an amplifier circuit and an output circuit, each of which has an external ground terminal. The amplifier circuit is of a type whose output is affected by fluctuations in ground potential. A semiconductor integrated circuit device, wherein the circuit includes a lateral transistor, and the substrate of the IC is connected only to an external ground terminal of an output circuit.