JPS5850B2 - 主記憶拡張装置のアクセス方式 - Google Patents
主記憶拡張装置のアクセス方式Info
- Publication number
- JPS5850B2 JPS5850B2 JP51130494A JP13049476A JPS5850B2 JP S5850 B2 JPS5850 B2 JP S5850B2 JP 51130494 A JP51130494 A JP 51130494A JP 13049476 A JP13049476 A JP 13049476A JP S5850 B2 JPS5850 B2 JP S5850B2
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- register
- logical space
- main memory
- logical
- address
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、主記憶拡張装置のアクセス方式に関する。
従来、主記憶の拡張方式、特に16ビツト語長のミニコ
ンピユータにおいては、命令にてアクセスできるアドレ
ス空間(これを論理空間と呼ぶことにする)は64に語
までであるが、次に述べる境界レジスタ方式あるいはマ
ツピング方式などのアドレス変換機構により、主記憶の
アドレス空間(これを物理空間と呼ぶことにする)は6
4に語以上まで拡張できる。
ンピユータにおいては、命令にてアクセスできるアドレ
ス空間(これを論理空間と呼ぶことにする)は64に語
までであるが、次に述べる境界レジスタ方式あるいはマ
ツピング方式などのアドレス変換機構により、主記憶の
アドレス空間(これを物理空間と呼ぶことにする)は6
4に語以上まで拡張できる。
以下、代表的なアドレス変換方式を示そう。
(1)境界レジスタ方式
本方式によれは第1図に示すように論理空間番号レジス
タ11によって現在実行中のプログラムの属する論理空
間LOPが指定され、論理空間内のアドレスAを境とし
て、アクセスすべき論理アドレスa<Aの時は常にバン
ク番号#0を選択し、a>Aの時はレジスタ11で指定
されるバンク番号を選択することにより主記憶の物理空
間PHPを64に語以上に拡張する。
タ11によって現在実行中のプログラムの属する論理空
間LOPが指定され、論理空間内のアドレスAを境とし
て、アクセスすべき論理アドレスa<Aの時は常にバン
ク番号#0を選択し、a>Aの時はレジスタ11で指定
されるバンク番号を選択することにより主記憶の物理空
間PHPを64に語以上に拡張する。
(2)マツピング方式
本方式では、第2図に示すように、物理空間PHPと論
理空間LOPを等容量のページに分割し、論理ページ番
号と物理ページ番号の・対応を、マツピング機構21に
含まれるマツプに定義することにより、論理空間64に
語と拡張された主記憶とを対応させる。
理空間LOPを等容量のページに分割し、論理ページ番
号と物理ページ番号の・対応を、マツピング機構21に
含まれるマツプに定義することにより、論理空間64に
語と拡張された主記憶とを対応させる。
マツプのデータを変更するかまたは複数のマツプを備え
ることにより、複数の論理空間が得られる。
ることにより、複数の論理空間が得られる。
これらの方式において、第1図、第2図に示すようにO
S(オペレーティング・システム)領域とユーザ領域が
常に一つの論理空間内で共存している場合は、O8領域
からユーザ領域の参照およびその逆とも、従来の主記憶
が64に語以上しかない場合と同様に容易に可能である
。
S(オペレーティング・システム)領域とユーザ領域が
常に一つの論理空間内で共存している場合は、O8領域
からユーザ領域の参照およびその逆とも、従来の主記憶
が64に語以上しかない場合と同様に容易に可能である
。
しかし、O8の高機能化に伴う容量増大によってユーザ
領域が相対的に減少し、場合によってはO8領域とユー
ザ領域を全く異なる論理空間に配置する必要が生ずる。
領域が相対的に減少し、場合によってはO8領域とユー
ザ領域を全く異なる論理空間に配置する必要が生ずる。
すなわち、ある論理空間に属するプログラムが他の論理
空間内のデータを参照する必要が生ずる。
空間内のデータを参照する必要が生ずる。
この場合に従来用いられていた方法を、第3図により説
明する。
明する。
本例はOSプログラムよりユーザ領域nのデータを参照
する場合で、領域nを参照する度に0PEN命令(オー
プン命令)を発行する。
する場合で、領域nを参照する度に0PEN命令(オー
プン命令)を発行する。
すなわち、0PEN命令で参照すべき論理空間番号nを
指定し、0PEN命令の直後の命令のみ論理空間nの参
照が可能となる。
指定し、0PEN命令の直後の命令のみ論理空間nの参
照が可能となる。
図ではLD命令(ロード命令)及びSTO命令(ストア
命令)がこれに相当する。
命令)がこれに相当する。
本方法の欠点は、他の論理空間の参照の度に0PEN命
令を発行する必要があるためプログラムの容量、実行時
間とも増加することである。
令を発行する必要があるためプログラムの容量、実行時
間とも増加することである。
特にO8からユーザ領域の参照は頻繁に行なわれるため
、O8領域とユーザ領域を同一の論理空間内に共存させ
ることができない場合、O8の性能に大きな影響を与え
る。
、O8領域とユーザ領域を同一の論理空間内に共存させ
ることができない場合、O8の性能に大きな影響を与え
る。
本発明は上記した従来方法の欠点を解決すべくなされた
ものであり、その目的は拡張された主記憶によって得ら
れる複数の論理空間の間のデータ参照を容易にするアク
セス方式を提供することにある。
ものであり、その目的は拡張された主記憶によって得ら
れる複数の論理空間の間のデータ参照を容易にするアク
セス方式を提供することにある。
上記目的を達成するために、本発明は論理空間の番号を
記憶する論理空間一時記憶レジスタを設け、該レジスタ
に参照先の論理空間番号を記憶させ、参照時には、この
論理空間番号を読出してアドレス変換用に供しようとす
ものである。
記憶する論理空間一時記憶レジスタを設け、該レジスタ
に参照先の論理空間番号を記憶させ、参照時には、この
論理空間番号を読出してアドレス変換用に供しようとす
ものである。
本発明の好適な実施例によれば、アドレス修飾形式の方
式が積極的に活用される。
式が積極的に活用される。
以下図面に基いて本発明の好適な実施例を詳細に説明す
る。
る。
第4図に本発明に係るマルチコンピュータシステムを示
す。
す。
本システムは4台の処理装置31〜34、それぞれ個別
に有する主記憶装置35〜38、共有記憶管理機構39
、処理装置間共有記憶装置40より構成される。
に有する主記憶装置35〜38、共有記憶管理機構39
、処理装置間共有記憶装置40より構成される。
ある処理装置では、例えば第5図に示すように主記憶は
0〜128kまでの物理空間PHPを有し、共有記憶の
物理アドレス空間はどの処理装置においても256に〜
512kに定める。
0〜128kまでの物理空間PHPを有し、共有記憶の
物理アドレス空間はどの処理装置においても256に〜
512kに定める。
この物理空間は上記した境界レジスタ方式、マツピング
方式などの諸方式を用いたアドレス変換機構41により
複数の論理空間LOPとの対応がなされ、O8領域は論
理空間#0にとられる。
方式などの諸方式を用いたアドレス変換機構41により
複数の論理空間LOPとの対応がなされ、O8領域は論
理空間#0にとられる。
次に第3図のシステムにおける各処理装置内にあり、本
発明の中枢である主記憶拡張装置のアクセス機構につい
て第6図を用いて詳細に説明する。
発明の中枢である主記憶拡張装置のアクセス機構につい
て第6図を用いて詳細に説明する。
本アクセス機構はペースレジスタ方式のデータ処理装置
に限定するが、これは命令レジスタ61、ベースレジス
タ番号#0〜#7に対応して論理空間番号を記憶する論
理空間番号一時記憶しジスタロ2〜68、上記命令レジ
スタ61のベースレジスタ番号指定部ビット5〜7Bに
より指定されるペースレジスタ番号によって、上記論理
空間番号一時記憶しジスタロ2〜68のうちの一つを選
択するレジスタ選択回路69、論理空間内の参照すべき
論理アドレスを指定するアドレスレジスタ70、レジス
タ選択回路69より与えられる論理空間番号と、アドレ
スレジスタ71より与えられる論理アドレスとにより物
理アドレスを決定するアドレス変換機構41より構成さ
れる。
に限定するが、これは命令レジスタ61、ベースレジス
タ番号#0〜#7に対応して論理空間番号を記憶する論
理空間番号一時記憶しジスタロ2〜68、上記命令レジ
スタ61のベースレジスタ番号指定部ビット5〜7Bに
より指定されるペースレジスタ番号によって、上記論理
空間番号一時記憶しジスタロ2〜68のうちの一つを選
択するレジスタ選択回路69、論理空間内の参照すべき
論理アドレスを指定するアドレスレジスタ70、レジス
タ選択回路69より与えられる論理空間番号と、アドレ
スレジスタ71より与えられる論理アドレスとにより物
理アドレスを決定するアドレス変換機構41より構成さ
れる。
例えば第5図において、論理空間#0のOSプログラム
が実行中であり、論理空間#n1、O2を参照する場合
について説明する。
が実行中であり、論理空間#n1、O2を参照する場合
について説明する。
OSプログラムが実行中の時は、論理空間番号一時記憶
しジスタロ2〜68は、ユーザモードからOSモードへ
移った時点ですべて初期状態の0になっている。
しジスタロ2〜68は、ユーザモードからOSモードへ
移った時点ですべて初期状態の0になっている。
第7図に示すように、OSプログラムから論理空間#n
1内を参照する場合、SET命令を発するが、本命令の
動作を第8図にて説明する。
1内を参照する場合、SET命令を発するが、本命令の
動作を第8図にて説明する。
命令レジスタ61内の命令がSET命令の時は、命令の
ベースレジスタ番号指定部Bにより、デコーダ81を介
して、ベースレジスタ番号#0〜#7に対応した論理空
間番号一時記憶しジスタロ2〜68のうちの一つを選択
し、命令レジスタ61のビット12〜15で指定された
論理空間番号nが上記選択されたレジスタに記憶される
。
ベースレジスタ番号指定部Bにより、デコーダ81を介
して、ベースレジスタ番号#0〜#7に対応した論理空
間番号一時記憶しジスタロ2〜68のうちの一つを選択
し、命令レジスタ61のビット12〜15で指定された
論理空間番号nが上記選択されたレジスタに記憶される
。
従って、第7図イのSET命令が発行されると、論理空
間番号一時記憶しジスタロ2の値はnlとなる。
間番号一時記憶しジスタロ2の値はnlとなる。
以後、LD命令、STO命令(ストア命令)などのメモ
リ参照命令で、かつ、ベースレジスタ指令修飾の命令、
例えば第7図の口のLD命令が発せられると、命令のベ
ースレジスタ指令部B=1であるから、第6図のレジス
タ選択回路69はレジスタ63を選択し、該レジスタに
SET命令によって一時記憶されてなる論理空間番号n
1が読出される。
リ参照命令で、かつ、ベースレジスタ指令修飾の命令、
例えば第7図の口のLD命令が発せられると、命令のベ
ースレジスタ指令部B=1であるから、第6図のレジス
タ選択回路69はレジスタ63を選択し、該レジスタに
SET命令によって一時記憶されてなる論理空間番号n
1が読出される。
この結果、O8の論理空間番号0とは異なるnlがアド
レス変換機構41に与えられ、論理空間#n1へのデー
タ参照が可能となる。
レス変換機構41に与えられ、論理空間#n1へのデー
タ参照が可能となる。
更に第8図のSET命令ハが、発せられると、ベースレ
ジスタ#2にてアドレス修飾されるデータ参照命令にて
論理空間n2の参照が可能となる。
ジスタ#2にてアドレス修飾されるデータ参照命令にて
論理空間n2の参照が可能となる。
このような動作はSET命令によって論理空間番号一時
記憶レジスタの内容を元に戻すまで続行される。
記憶レジスタの内容を元に戻すまで続行される。
例えば第7図において二の命令を実行すると、第8図に
て一時記憶レジスタ口4(#2)が選択され、該レジス
タは0、すなわちO8の論理空間番号を記憶する。
て一時記憶レジスタ口4(#2)が選択され、該レジス
タは0、すなわちO8の論理空間番号を記憶する。
よって、以後、ベースレジスタ#2にてアドレス修飾さ
れるデータ参照命令の参照先はすべてOSの論理空間内
となる。
れるデータ参照命令の参照先はすべてOSの論理空間内
となる。
以上から明らかなように、論理空間が第5図の主記憶、
共有記憶いずれに対応していたとしても全く同一の方法
で他の論理空間の参照が可能である。
共有記憶いずれに対応していたとしても全く同一の方法
で他の論理空間の参照が可能である。
以上図示した例によれば、拡張された主記憶装置をアド
レス変換機構にて複数の論理空間に対応づける場合にお
いて、1つの論理空間から他の空間へのデータ参照が簡
単なハードウェアにて実現でき、かつ、参照を開始する
時点、参照を終了する時点のみで特別な命令を発行すれ
ばよいため、プログラムの容量、実行時間ともほとんど
増加しない。
レス変換機構にて複数の論理空間に対応づける場合にお
いて、1つの論理空間から他の空間へのデータ参照が簡
単なハードウェアにて実現でき、かつ、参照を開始する
時点、参照を終了する時点のみで特別な命令を発行すれ
ばよいため、プログラムの容量、実行時間ともほとんど
増加しない。
本発明によって、O8領域とユーザ領域が異なる論理空
間に存在する場合、O8からユーザ領域へのデータ参照
が簡単に行なえ、O8、ユーザプログラムとも論理空間
上の使用可能領域が増大する。
間に存在する場合、O8からユーザ領域へのデータ参照
が簡単に行なえ、O8、ユーザプログラムとも論理空間
上の使用可能領域が増大する。
第1図、第2図はアドレス変換機構を示す図、第3図は
従来の地学間へのアクセス方式を示す図、第4図は本発
明の好適な対象事例図、第5図は空間相互の関係の一例
を示す図、第6図は本発明の実施例図、第7図はそのや
り方を示す図、第8図は論理空間番号をセットする実施
例図である。 符号の説明61・・・・・・命令レジスタ、62〜68
・・・・・・論理空間番号一時記憶レジスタ、69・・
・・・・選択回路、7O・・・・・・アドレスレジスタ
、41・・・・・・アドレス変換機構。
従来の地学間へのアクセス方式を示す図、第4図は本発
明の好適な対象事例図、第5図は空間相互の関係の一例
を示す図、第6図は本発明の実施例図、第7図はそのや
り方を示す図、第8図は論理空間番号をセットする実施
例図である。 符号の説明61・・・・・・命令レジスタ、62〜68
・・・・・・論理空間番号一時記憶レジスタ、69・・
・・・・選択回路、7O・・・・・・アドレスレジスタ
、41・・・・・・アドレス変換機構。
Claims (1)
- 【特許請求の範囲】 1 主記憶の物理アドレス空間を複数の論理アドレス空
間に対応させると共に、相互の空間のアドレス変換をア
ドレス変換機構により行わせてなる主記憶拡張装置をア
クセスする主記憶拡張装置のアクセス方式に於いて、論
理空間の番号を記憶する1つまたは複数個の論理空間番
号一時記憶レジスタを具え、該レジスタに参照先の論理
空間番号を一時記憶させ、該一時記憶している区間下に
あって参照要求時には対応する論理空間番号を該当する
レジスタより読出して参照先の論理空間番号とし、該読
出してなる論理空間番号を上記アドレス変換機構に送出
するようにしたことを特徴とする主記憶拡張装置のアク
セス方式。 2 主記憶の物理アドレス空間を複数の論理アドレス空
間に対応させると共に、相互の空間のアドレス変換をア
ドレス変換機構により行わせてなる主記憶拡張装置をア
クセスする主記憶拡張装置のアクセス方式に於いて、命
令レジスタにより与える1つまたは複数個のアドレス修
飾用レジスタ番号に対応して設けられてなると共に、論
理空間番号を随時記憶する1つまたは複数個の論理空間
番号一時記憶レジスタと、上記命令レジスタの与えるレ
ジスタ番号に従って上記論理空間番号一時記憶レジスタ
の1つを選択し、その選択したレジスタの内容を上記ア
ドレス変換機構に送出するようにしたレジスタ選択手段
とを具えると共に、上記論理空間番号一時記憶レジスタ
の内容を変更することにより、該レジスタの指定する論
理空間への参照を可能にしたことを特徴とする主記憶拡
張装置のアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51130494A JPS5850B2 (ja) | 1976-11-01 | 1976-11-01 | 主記憶拡張装置のアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP51130494A JPS5850B2 (ja) | 1976-11-01 | 1976-11-01 | 主記憶拡張装置のアクセス方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5356932A JPS5356932A (en) | 1978-05-23 |
JPS5850B2 true JPS5850B2 (ja) | 1983-01-05 |
Family
ID=15035594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51130494A Expired JPS5850B2 (ja) | 1976-11-01 | 1976-11-01 | 主記憶拡張装置のアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5850B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5697165A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Control system for memory usage |
JPS63305443A (ja) * | 1987-06-08 | 1988-12-13 | Hitachi Ltd | 仮想空間群管理方法 |
JPH01163834A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | 命令語のアドレス修飾方式 |
CA1308202C (en) * | 1988-02-10 | 1992-09-29 | Richard I. Baum | Access register translation means for address generating mechanism for multiple virtual spaces |
-
1976
- 1976-11-01 JP JP51130494A patent/JPS5850B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5356932A (en) | 1978-05-23 |
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