JPS585026A - Semiconductor integrated circuit - Google Patents
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- JPS585026A JPS585026A JP56102745A JP10274581A JPS585026A JP S585026 A JPS585026 A JP S585026A JP 56102745 A JP56102745 A JP 56102745A JP 10274581 A JP10274581 A JP 10274581A JP S585026 A JPS585026 A JP S585026A
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Abstract
Description
【発明の詳細な説明】
本発明は、電源投入時あるいは電源電圧異常時に電源電
圧が所定値に達して半導体集積回路全体の動作が安定す
るまでの期間にわ７’Ｃ！７．内部的にリセットをかけ
異常な出力の外部への発生を阻止するためのリセット回
路を内蔵するとともに、既存の入力端子の１つに外部か
ら所定の信号を人力することによって、リセット信号を
解除する事のできる半導体集積回路を提供するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a 7'C! 7. It has a built-in reset circuit to reset internally and prevent abnormal output from being generated externally, and the reset signal can be canceled by manually inputting a predetermined signal from the outside to one of the existing input terminals. The purpose is to provide a semiconductor integrated circuit that can perform various functions.
第１図は、半導体集積回路内に１体的に集積化され、電
源投入時あるいは電源電圧異常時に集積化された各種の
機能回路ブロックにリセッ）１−かけることのできる従
来のリセット回路の構成を示す図である。かかるリセッ
ト回路では、電源端子ムとリセット信号発生端子りとの
間に電源電圧検出部Ｂならびに、この検出出力が印加さ
れて動作し電源投入時に電源電圧が半導体集積回路の動
作電圧範囲に収まるまで、あるいは、電源電圧異常時に
機能回路のごく一部でも誤動作を起こす電源電圧範囲に
入る以前に、リセット信号を発生するおり、リセット信
号発生端子りに生じる信号で強制的にリセットをかけて
回路の誤動作を防ぐと共に外部に異常な信号を出さない
ようにしてシステムとしての信頼性を向上させるように
なっていた。Figure 1 shows the configuration of a conventional reset circuit that is integrated into a semiconductor integrated circuit and can reset various integrated functional circuit blocks when the power is turned on or when the power supply voltage is abnormal. FIG. In such a reset circuit, the power supply voltage detection section B and its detection output are applied between the power supply terminal and the reset signal generation terminal, and the circuit operates until the power supply voltage falls within the operating voltage range of the semiconductor integrated circuit when the power is turned on. Alternatively, when the power supply voltage is abnormal, a reset signal is generated before the power supply voltage reaches a range where even a small part of the functional circuit malfunctions, and the circuit is forcibly reset by the signal generated at the reset signal generation terminal. It was designed to prevent malfunctions and to prevent abnormal signals from being output to the outside, thereby improving the reliability of the system.
ところで、リセットのかかる電源電圧値は１通常、製品
規格の電源電圧値の下限値よりもいくぶん低い値に設定
される。一方、半導体集積回路の使用される製品の動作
範囲は、製品保証の観点から製品規格の範囲より充分広
く設定されており、動作電源電圧の下限値は上述した半
導体集積回路のリセットのかかる電源電圧値を下回って
いなければならない。このため、製品の動作範囲が、リ
セットのかかる電圧値よりも更に低い事を確認するため
の検査が必要となるが、従来のリセット回路をもつ半導
体集積回路では、製品の動作電圧範囲の下限に達する以
前にリセットがかかり、検査ができなくなる不都合があ
った。Incidentally, the power supply voltage value to be reset is usually set to a value somewhat lower than the lower limit of the power supply voltage value of the product standard. On the other hand, the operating range of products using semiconductor integrated circuits is set sufficiently wider than the range of product standards from the perspective of product guarantee, and the lower limit of the operating power supply voltage is set at the power supply voltage at which the semiconductor integrated circuit is reset, as described above. Must be below the value. For this reason, testing is required to confirm that the product's operating range is even lower than the reset voltage value, but in semiconductor integrated circuits with conventional reset circuits, the lower limit of the product's operating voltage range There was an inconvenience that a reset would occur before this point was reached, making it impossible to perform an inspection.
本発明は、このような不都合を排除することのできる半
導体集積回路を提供するものであり１本発明の特徴は、
半導体集積回路内に内蔵されるリセット回路を動作させ
るための信号を発生するリセット信号発生回路ならびに
この回路の出力に基くリセット回路の動作を停止させる
機能回路、すなわちリセット解除機能回路を有するとと
もに。The present invention provides a semiconductor integrated circuit that can eliminate such inconveniences, and the present invention has the following features:
It has a reset signal generation circuit that generates a signal for operating a reset circuit built into a semiconductor integrated circuit, and a functional circuit that stops the operation of the reset circuit based on the output of this circuit, that is, a reset release functional circuit.
リセット解除機能回路を内蔵させるｑとに伴い必要とな
る外部から制御信号を入力するための端子を特に増設す
ることなく、既存の端子を共用させたところｌＣある。1C is achieved by using existing terminals in common without adding any additional terminals for inputting control signals from the outside, which is required in conjunction with Q and Q in which a reset release function circuit is incorporated.
以下に図面を参照して本発明の半導体集積回路の要部の
構成とその動作について詳しく説明する。The configuration and operation of the main parts of the semiconductor integrated circuit of the present invention will be described in detail below with reference to the drawings.
第２図は１本発明の半導体集積回路の内部に作り込まれ
るリセット信号発生部とリセット解除機能回路部の構成
を示すブロック図であり、電源端子ムに電源電圧検出部
Ｂの入力端子Ｂｉｎが接続され、その出力端子１３ｏｕ
ｔがリセｙ）信号発生部Ｃの入力端子Ｏ１ｎに接続され
、その出力端子Ｃｏｕｔがリセット解除制御部Ｅの第１
入力端子ＥｉｒＮに接続されている。また、外部からリ
セット解除信号を入力する端子Ｆが、入力信号検出部Ｇ
の入力６、−１
端子Ｇｉｎに接続され、その出力端子Ｇｏｕｔがリセ。FIG. 2 is a block diagram showing the configuration of a reset signal generation section and a reset release function circuit section built into the semiconductor integrated circuit of the present invention, and the input terminal Bin of the power supply voltage detection section B is connected to the power supply terminal M. connected, its output terminal 13ou
t is connected to the input terminal O1n of the reset release control section E, and its output terminal Cout is connected to the first input terminal O1n of the reset release control section E.
It is connected to input terminal EirN. In addition, the terminal F that inputs the reset release signal from the outside is connected to the input signal detection section G.
Input 6, -1 is connected to terminal Gin, and its output terminal Gout is reset.
ト解除信号発生部Ｈの入力端子Ｈｉｎに接続され。It is connected to the input terminal Hin of the reset signal generating section H.
さらにこの出力端子Ｈｏｕｔがリセット解除制御部Ｅの
第２入力端子Ｅｉｎ２に接続されている。そして、その
出力端子ＩＥｏｕｔが集積回路内部に含まれているリセ
ット回路（図示せず）に繋るリセット信号発生端子りに
接続される構成となっている。Furthermore, this output terminal Hout is connected to the second input terminal Ein2 of the reset release control section E. The output terminal IEout is connected to a reset signal generation terminal connected to a reset circuit (not shown) included inside the integrated circuit.
次に各々の部分の動作を説明する。まず、従来からある
電源端子ムは、半導体集積回路全体を動作させるための
電力を供給するための端子であり。Next, the operation of each part will be explained. First, the conventional power supply terminal is a terminal for supplying power to operate the entire semiconductor integrated circuit.
同時に図示するように電源電圧検出部Ｂに接続されてい
る。電源電圧検出部Ｂは、電源端子ムに印加されている
電圧が半導体集積回路を安定な状態で動作させるのに十
分な電圧であるかどうかを検出する。リセット信号発生
部Ｃは、電源電圧検出部Ｂからの信号を受けて電源電圧
が所定値に達するまでリセット信号を発生させる。リセ
ット解除信号入力端子Ｆは１通常の動作状態の下では半
導体集積回路の入力端子あるいは出力端子の１つとして
用いられているが、リセット解除する目的で制御信号を
入力する間は、リセット解除信号入力端子となる端子で
ある。入力信号検出部Ｇは、リセット解除信号入力端子
Ｆに加えられた入力信号が、リセット解除信号である事
を検出するためのものである。リセット解除信号発生部
Ｈは、入力信号検出部Ｇの信号を受けて、リセット解除
信号を発生させる。リセット解除制御部Ｅは、リセット
信号発生部Ｃおよびリセット解除−信号発生部Ｈからの
信号を受け、リセット解除信号が出ていなけ扛ばリセッ
ト信号発生部Ｃから出力される信号をそのまま出力し、
一方リセット解除信号が出ていれば、この期間はリセッ
ト信号発生端子りへのリセット信号の発生を阻止するよ
うに作用する。At the same time, it is connected to a power supply voltage detection section B as shown in the figure. The power supply voltage detection unit B detects whether the voltage applied to the power supply terminal is sufficient to operate the semiconductor integrated circuit in a stable state. Reset signal generating section C receives a signal from power supply voltage detecting section B and generates a reset signal until the power supply voltage reaches a predetermined value. The reset release signal input terminal F is used as one of the input terminals or output terminals of the semiconductor integrated circuit under normal operating conditions, but when a control signal is input for the purpose of releasing the reset, the reset release signal input terminal This is a terminal that serves as an input terminal. The input signal detection section G is for detecting that the input signal applied to the reset release signal input terminal F is a reset release signal. The reset release signal generator H receives the signal from the input signal detector G and generates a reset release signal. The reset release control unit E receives signals from the reset signal generation unit C and the reset release signal generation unit H, and if the reset release signal is not output, outputs the signal output from the reset signal generation unit C as is,
On the other hand, if the reset release signal is output, it acts to prevent generation of the reset signal to the reset signal generation terminal during this period.
ところで、このように構成された回路プ、ロックの中心
で特に重要な部分は、入力信号検出部Ｇである。上記の
ようにリセット解除信号入力端子Ｆは１通常入力端子あ
るいは出力端子として用いられており１通常の使用状態
の下でリセット解除信号が発生しないようにしておかな
いと、電源電圧異常時等に、内部回路に対して的確なリ
セットを７−′−ミ
かける事ができなくなる。By the way, the input signal detecting section G is the central and particularly important part of the circuit block constructed as described above. As mentioned above, the reset release signal input terminal F is normally used as an input terminal or an output terminal, and unless the reset release signal is not generated under normal usage conditions, the , it becomes impossible to apply an accurate reset to the internal circuit.
本発明の半導体集積回路でリセット解除動作を実行させ
るに際しては、リセット解除信号入力端子Ｆに加える入
力として通常より高い電圧を加え。When performing a reset release operation in the semiconductor integrated circuit of the present invention, a voltage higher than normal is applied as an input to the reset release signal input terminal F.
入力信号検出部Ｇに分圧回路を用いて検出する方法や１
通常入力あるいは出力として考えられない周期的な信号
を加えゲート回路を用いて検出する方法など１通常の使
用では、絶対にあり得ない信号を印加する事によって、
正常にリセット解除信号発生部Ｈを動作させることが必
要となる。勿論、このためにはリセット解除信号入力端
子Ｆとして既存のどの端子を選択したかによって、入力
信号検出部Ｇの構成を決める必要がある。以下５代表的
な実施例について説明を加える。Detection method using a voltage dividing circuit in the input signal detection section G, and 1
A method of applying a periodic signal that cannot be considered as an input or output and detecting it using a gate circuit. 1. By applying a signal that would never occur in normal use,
It is necessary to operate the reset release signal generating section H normally. Of course, for this purpose, it is necessary to determine the configuration of the input signal detection section G depending on which existing terminal is selected as the reset release signal input terminal F. Five representative examples will be explained below.
第１の実施例は、入力信号検出部Ｇ？：分圧回路を用い
て構成した例であり、第３図に具体的な回路構成を示す
。図示するように、リセット解除信号入力端子Ｆと接地
点との間にＭＯＳ）ランジスタで構成されるＭＯ８Ｏ８
抵抗−１〜Ｍ５列に接続し、ＭＯ８抵抗Ｍ４とＭ５の直
列接続点Ｘに分圧出力を得る構成の分圧回路によって入
力信号検出部Ｇが構成され、またリセット解除信号発生
部Ｈが増幅器で構成され、さらに、リセット解除制御部
Ｅが２人力形のＮＯＲゲートで構成さ扛ている。In the first embodiment, the input signal detection section G? : This is an example configured using a voltage dividing circuit, and the specific circuit configuration is shown in FIG. As shown in the figure, MO8O8 is composed of a MOS) transistor between the reset release signal input terminal F and the ground point.
The input signal detection section G is constituted by a voltage dividing circuit connected to the resistor -1 to M5 series and configured to obtain a divided voltage output at the series connection point X of the MO8 resistors M4 and M5, and the reset release signal generation section H is an amplifier. Further, the reset release control section E is composed of a two-manufactured NOR gate.
この回路構成の場合、リセット解除信号入力端子Ｆとし
て用いる端子は半導体集積回路入力端子あるいは出力端
子のいずれであっても良い。通常のレベルの入力信号が
印加されている場合、あるいは通常の出力信号が出力さ
れている場合は、信号がハイレベル、ローレベルのいず
れであってモ入力信号検出部Ｇｉ構成する分圧回路によ
って、この信号が分圧されるために分圧後のレベルはリ
セット解除信号発生部Ｈを動作さ″せうるレベルにはな
らな−。In this circuit configuration, the terminal used as the reset release signal input terminal F may be either the semiconductor integrated circuit input terminal or the output terminal. When a normal level input signal is applied or when a normal output signal is output, whether the signal is high level or low level, the voltage dividing circuit constituting the input signal detection section Gi Since this signal is voltage-divided, the voltage-divided level does not reach a level that can operate the reset release signal generating section H.
一方、リセット解除信号を発生させるために、リセット
解除信号入力端子Ｆに１通常の信号レベルよりも高いレ
ベルの信号を印加したときには。On the other hand, when a signal with a level higher than 1 normal signal level is applied to the reset release signal input terminal F in order to generate a reset release signal.
入力信号検出部Ｇにおいて分圧され、Ｘ点に生じる信号
レベルは５通常時のそれよりも高くなる。The voltage is divided in the input signal detection section G, and the signal level generated at the X point is higher than that at the normal time.
したがって、この信号レベ、ルでリセット解除信９、、
−・−２
号発生部Ｈが動作するように入力信号のレベルを考慮し
て分圧回路の分圧比を選定しておくならば。Therefore, at this signal level, the reset release signal 9,...
-・-2 If the voltage dividing ratio of the voltage dividing circuit is selected in consideration of the level of the input signal so that the No. 2 generator H operates.
リセット解除信号発生部Ｈが働きリセット解除制御部Ｅ
によってリセット信号を端子りに出力させない動作が実
行される。Reset release signal generation section H works and reset release control section E
An operation is performed in which the reset signal is not output to the terminal.
第２の実施例は、入力信号検出部Ｇとしてゲート回路を
用いた例であり第４図に具体的な回路構成を示す。入力
信号検出部Ｇは１図示するようにＤフリ、プフ口、プＦ
Ｆ１〜ＦＦ３の縦続接続体と、各ＤフリップフロップＦ
Ｆ１〜ＦＦ３の出力が入力されるＮＡＲＤゲートＮによ
って構成され、また。The second embodiment is an example in which a gate circuit is used as the input signal detection section G, and a specific circuit configuration is shown in FIG. The input signal detection section G has D-Furi, Puff-mouth, Puff-F as shown in Figure 1.
Cascade connection of F1 to FF3 and each D flip-flop F
It is also constituted by a NARD gate N to which the outputs of F1 to FF3 are input.
リセット解除信号発生部Ｈはインバータで構成されてい
る。The reset release signal generating section H is composed of an inverter.
この回路の構成の場合は、リセット解除信号入力端子Ｆ
として、出力される信号の性質が十分わかっている出力
端子を用いるのが適当である。な′翫 図示するゲート
回路はある決まった周期で、内部クロックの２パルス分
たけ出力がノ１イレベルになる端子を想定して構成して
いる。通常の出力゛状態では、ゲート回路で構成した入
力信号検出部０
Ｇの出力はハイレベルとはならないため、リセット解除
信号発生部Ｈは動作せず、したがって、端子りにリセッ
トを解除させるための信号は発生しない。In the case of this circuit configuration, the reset release signal input terminal F
Therefore, it is appropriate to use an output terminal whose properties of the output signal are well known. The gate circuit shown in the figure is constructed on the assumption that the output of the terminal is at a level equal to 1 for two pulses of the internal clock at a certain fixed period. In the normal output state, the output of the input signal detection section 0G, which is composed of a gate circuit, does not go to a high level, so the reset release signal generation section H does not operate. No signal is generated.
一方、リセット解除信号を発生させるためには、リセッ
ト解除信号入力端子Ｆを内部クロックの３パルス分以上
の時間にわたりハイレベルに固定する入力を印加する。On the other hand, in order to generate a reset release signal, an input that fixes the reset release signal input terminal F at a high level for a time equal to or longer than three pulses of the internal clock is applied.
かかる入力信号の印加により、ＦＦＩ〜ＦＦｓの各出力
Ｑのレベルは内部クロックが３パルス到来したところで
全て“１”レベルとなり、このためＨＡＮＤゲートＮの
出力、すなわち、入力信号検出部Ｇの出力が“０″レベ
ルとなる。By applying such an input signal, the level of each output Q of FFI to FFs becomes "1" level when three pulses of the internal clock arrive, and therefore the output of the HAND gate N, that is, the output of the input signal detection section G, becomes "1" level. It becomes "0" level.
したがって、リセット解除信号発生部Ｈ−ｉ形成するイ
ンバータの出力レベルが１１′ルベルとな仄リセット解
除制御部Ｘの出力、すなわち、端子りの論理レベルｆ”
ｏ”とし、リセット回路の動作を停止させる動作状態が
成立する。Therefore, as long as the output level of the inverter forming the reset release signal generating section H-i is 11' level, the output of the reset release control section X, that is, the logic level of the terminal f''
o'', and an operating state is established in which the operation of the reset circuit is stopped.
このように、入力信号検出部Ｇとしてゲート回路を用い
ると、ゲートの組合せによって目的とする半導体集積回
路に適した。入力信号検出部Ｇを１１７・−
構成できる。In this way, when a gate circuit is used as the input signal detection section G, the combination of gates is suitable for the intended semiconductor integrated circuit. The input signal detection section G can be configured as 117.
以上のように１本発明の半導体集積回路では、リセット
解除のための信号を入力するための新たな入力端子を増
設する事なしにリセットを解除させることができ、半導
体集積回路の電源電圧検出部及びリセット信号発生部を
除いた部分の動作範囲の正確な測定が可能になる。なお
、当然のことではあるが電源電圧検出部及びリセット信
号発生部を含めた動作範囲も測定が可能である。したが
って、半導体集積回路について、低電源電圧時に正しく
リセット回路が動作する事を検査してこれを保障でき、
半導体集積回路の出荷時の品質保証が確実に行なえるよ
うになり、工業的に大きな効果を奏することができる。As described above, in the semiconductor integrated circuit of the present invention, reset can be canceled without adding a new input terminal for inputting a signal for reset cancellation, and the power supply voltage detection section of the semiconductor integrated circuit It also becomes possible to accurately measure the operating range of the portion excluding the reset signal generating section. Note that, as a matter of course, it is also possible to measure the operating range including the power supply voltage detection section and the reset signal generation section. Therefore, for semiconductor integrated circuits, it is possible to test and guarantee that the reset circuit operates correctly at low power supply voltages.
It becomes possible to reliably guarantee the quality of semiconductor integrated circuits at the time of shipment, and it is possible to achieve great industrial effects.
第１図は従来の半導体集積回路に内蔵されるリセット回
路制御部のブロック図、第２図はリセット解除を行なう
事を可能とする本発明の一実施例にかかる半導体集積回
路に内蔵さ扛るリセット回路制御部のブロック図、第３
図、第４図は本発明の集積回路におけるリセット解除部
の具体例を示す回路図である。
ム・・・・・・電源電圧端子、Ｂ・・・・・・電源電圧
検出部。
Ｃ・・・・−・リセット信号発生部、Ｄ・・・・・・集
積回路内部リセット回路への入力端子、Ｅ・・・・・・
リセット解除制御部、Ｆ・・・・・・リセット解除信号
入力端子、Ｇ・・・・・・入力信号検出部、Ｈ・・・・
・・リセット解除信号発生部、Ｍ１〜Ｍ５・・・・・・
ＭＯ８抵抗、ＦＦ１〜ＦＦ３・・・・−・フリップフロ
ップ、Ｎ・・・・・・ＷＡＮＤゲート。FIG. 1 is a block diagram of a reset circuit control section built in a conventional semiconductor integrated circuit, and FIG. 2 is a block diagram of a reset circuit control section built in a semiconductor integrated circuit according to an embodiment of the present invention that enables reset cancellation. Block diagram of reset circuit control section, 3rd
4 are circuit diagrams showing specific examples of the reset canceling section in the integrated circuit of the present invention. M: Power supply voltage terminal, B: Power supply voltage detection section. C: Reset signal generation section, D: Input terminal to the integrated circuit internal reset circuit, E:
Reset release control section, F...Reset release signal input terminal, G...Input signal detection section, H...
...Reset release signal generation section, M1 to M5...
MO8 resistor, FF1 to FF3...Flip-flop, N...WAND gate.
Claims (3)
てリセット信号を発生するリセット信号発生部およびこ
の出力でリセット動作を実行するリセット回路を内蔵す
るとともに、さらに入力端子もしくは出力端子を共用し
て入力される制御信号を検出する入力信号検出部および
同人力信号検出部の出力が入力され、前記リセット回路
の動作解除用信号を出力するリセット解除信号発生部を
内蔵していることを特徴とする半導体集積回路。(1) Contains a power supply voltage detection section, a reset signal generation section that generates a reset signal according to the output of the power supply voltage detection section, and a reset circuit that executes a reset operation using this output. The output of the input signal detecting section and the human power signal detecting section that detects the commonly input control signal is inputted, and the reset canceling signal generating section that outputs the operation canceling signal of the reset circuit is incorporated. Features of semiconductor integrated circuits.
導体集積回路。(2) The human power signal detection section is composed of a voltage dividing circuit. A semiconductor integrated circuit according to claim 1, characterized in that:
ることを特徴とする特許請求の範囲第１項に記載の半導
体集積回路。(3) The semiconductor integrated circuit according to claim 1, wherein the input signal detection section is composed of a gate circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102745A JPS585026A (en) | 1981-07-01 | 1981-07-01 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102745A JPS585026A (en) | 1981-07-01 | 1981-07-01 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585026A true JPS585026A (en) | 1983-01-12 |
| JPS6261172B2 JPS6261172B2 (en) | 1987-12-19 |
Family
ID=14335759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102745A Granted JPS585026A (en) | 1981-07-01 | 1981-07-01 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585026A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229113A (en) * | 1985-04-03 | 1986-10-13 | Nec Corp | Timing signal generating circuit |
| JPS62130023A (en) * | 1985-12-02 | 1987-06-12 | Matsushita Electric Ind Co Ltd | Initializing method for logic circuit |
| JP2010192590A (en) * | 2009-02-17 | 2010-09-02 | Fujitsu Semiconductor Ltd | Multiple power supply system, semiconductor integrated circuit, and power control circuit |
-
1981
- 1981-07-01 JP JP56102745A patent/JPS585026A/en active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229113A (en) * | 1985-04-03 | 1986-10-13 | Nec Corp | Timing signal generating circuit |
| JPS62130023A (en) * | 1985-12-02 | 1987-06-12 | Matsushita Electric Ind Co Ltd | Initializing method for logic circuit |
| JP2010192590A (en) * | 2009-02-17 | 2010-09-02 | Fujitsu Semiconductor Ltd | Multiple power supply system, semiconductor integrated circuit, and power control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6261172B2 (en) | 1987-12-19 |
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