JPS5848160A - Multiprocessor system - Google Patents
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- JPS5848160A JPS5848160A JP14587581A JP14587581A JPS5848160A JP S5848160 A JPS5848160 A JP S5848160A JP 14587581 A JP14587581 A JP 14587581A JP 14587581 A JP14587581 A JP 14587581A JP S5848160 A JPS5848160 A JP S5848160A
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- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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Abstract
Description
【発明の詳細な説明】
本発明状データ処理装置におけるマルチプロセッサシス
テムに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a multiprocessor system in a data processing apparatus.
従来、データ逃理システムの性能および信頼性を向上さ
せる手段として、複数台のプロセッサによ）システムを
構成するマルチプロセッサシステムが実現されている。Conventionally, as a means to improve the performance and reliability of a data escape system, a multiprocessor system configured with a plurality of processors has been realized.
このマルチプロセッサシステムの構成には以下の２種類
が知られている。The following two types of configurations of this multiprocessor system are known.
１つは複数台のプロセッサが共通の主記憶（以下メイノ
メ篭り）をアクセスし、システムは１つのオペレーティ
ングシステムで動作する密結合マルチプロセッサシステ
ムでＴｏ如、他の１）唸各プロオペレーティングシステ
ムはそれぞれ独立なものである疎結合マルチプロセッサ
システムである。One is a tightly coupled multiprocessor system in which multiple processors access a common main memory (hereinafter referred to as main memory) and the system runs on one operating system. It is an independent, loosely coupled multiprocessor system.
また、疎結合マルチプロセッサシステムの各プロセッサ
が密結合マルチグーセッサシステムで構成されるシステ
ム構成もある。There is also a system configuration in which each processor in a loosely coupled multiprocessor system is configured as a tightly coupled multiprocessor system.
疎結合マルチプロセッサシステムは密結合マルチプロセ
ッサシステムに比べて、大きなシステムを構成でき、シ
ステム拡張が・容品で、システム信頼度が向上し、異な
るタイプのプロセッサを結合できる等の利点がある。疎
結合マルチプロセッサシステムに・おいてはプロセッサ
間の通信機能が必要であるが、従来用いられていたプロ
セッサ間の通信では、各プロセッサの入出力チャネル間
を？今ネル間結合（Ｃａｒａｍ＠ｌ ｔｏ Ｃａｎｎｅ
ｌ ） （以下Ｃ’ｒＣ）アダプタを介してｍ１ｌｌ！
する構成が採られている。Loosely-coupled multiprocessor systems have advantages over tightly-coupled multiprocessor systems, such as being able to construct larger systems, making system expansion easier, improving system reliability, and being able to combine different types of processors. A loosely coupled multiprocessor system requires a communication function between processors, but the conventional communication between processors only involves communication between the input and output channels of each processor. Caram to Canne
l) (hereinafter referred to as C'rC) via the adapter m1ll!
A configuration has been adopted to do so.
ところが、とのＣＴＣアダプタを介する構成では入出力
チャネルの入出力インタフェイスのデータ転送のスルー
プットが小さいことに加え、あるプロセッサから他のプ
ロセッサへの通信のための十分な性能向上が送出元のプ
ロセッサのオペレーティングシステムによる入出力命令
作成によるオーバーヘッドと受取〕側のソフトウェアも
理によるオーバーヘッド等によ）達成できないという欠
点がある。However, in the configuration via a CTC adapter, the throughput of data transfer of the input/output interface of the input/output channel is small, and the performance improvement for communication from one processor to another processor is sufficient to improve the performance of the source processor. There is a drawback that this cannot be achieved due to the overhead caused by the creation of input/output instructions by the operating system and the overhead caused by the processing of the receiving software.
本発明の目的は、上述の欠点を解決し高性能のプロセッ
サ間通信機能を具備したｉルチプロセッサシステムを提
供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an i-multiprocessor system that solves the above-mentioned drawbacks and is equipped with a high-performance inter-processor communication function.
本発明、のシステムはそれぞれが主記憶、メモリ制御装
置および前記メモリ制御装置を介して前記主記憶をアク
セスする中央鶏理装！とインタフェイス制御部を有する
複数のプロセラ！から構成され、各グ四セッ・！は独立
なオペレーティングシステムで動作し、かつ各プロセッ
サのインタラエース制御部間にデータ転送インクフェイ
スを有するマルチプロセラすシステムにおいて、
前記複数のプロセッサのうち少くとも１つのプ京セッナ
は前記主記憶の一部を共用メモリとして割付は前記中央
処理装置および前記インタフェイス制御部からアクセス
する手段と、
前記プロセッサは前記主記憶と共用メモリとの間でデー
タ移送を制御する手段と、
前記主記憶と他のプロセッサ間の共用メモリとの間で前
記インタフェースを介してデータ移送を制御する手段と
、
前記中央処理装置は前記他のプロセッサの中央処理装置
との間で前記インタフェースを介して通信する通信手段
とから構成される。The system of the present invention includes a main memory, a memory control device, and a central storage system that accesses the main memory via the memory control device. Multiple processors with and interface control unit! Consisting of 4 sets each! In a multi-processor system in which the processors run on independent operating systems and have a data transfer interface between the interface control units of each processor, at least one program processor of the plurality of processors operates on one of the main memories. means for allocating a section as a shared memory for access from the central processing unit and the interface control section; means for the processor to control data transfer between the main memory and the shared memory; means for controlling data transfer to and from a shared memory between processors via the interface; and communication means for communicating between the central processing unit and the central processing units of the other processors via the interface. configured.
次に本発明について回天を参照して詳細に・説明する。Next, the present invention will be explained in detail with reference to Kaiten.
第１図を参照すると、本発明の一実施例はプロセッサ１
０および２０１周辺制御装置（以下ＰＣＵ）８０，８２
，８４．および８５．ｉよび周辺装置（以下ＰＥＲ）８
１，８３および８６から構成されている。前記プロセッ
サ１０はメインメモリ（以下ＭＭ）１１．メモリ制御装
置（以下ＭＣＵ）１２．インタフェイス制御部（以下Ｉ
ＣＬ）１３、中央処理装置（以下ＣＰＵ）１４および入
出力チャネル制御装置（以下ｌ０Ｃ）から構成されてい
る。ｆｉＩＯｃｌ ５はチャネル制御装置（以下ＣＭＣ
）１５Ｇおよびチャネル装置ＣＨＩ ５１−１５８から
構成されている。前記プロセッサ２０はＭ￥２１．
レジスタ２７を有するＭＣＵ２２゜ＡＤＰ２Ｂ、ＣＰＵ
２４．ｌ０Ｃ２５およびＭＭ２１の一部に割〕付けられ
た共用メそり２６から構成されている。Referring to FIG. 1, one embodiment of the present invention includes a processor 1
0 and 201 Peripheral control unit (hereinafter referred to as PCU) 80, 82
,84. and 85. i and peripheral equipment (hereinafter referred to as PER) 8
1, 83 and 86. The processor 10 has a main memory (hereinafter referred to as MM) 11. Memory control unit (hereinafter referred to as MCU) 12. Interface control unit (hereinafter referred to as I)
CL) 13, a central processing unit (hereinafter referred to as CPU) 14, and an input/output channel control unit (hereinafter referred to as 10C). fiIOcl 5 is a channel control device (CMC)
) 15G and channel equipment CHI 51-158. The processor 20 costs M¥21.
MCU22゜ADP2B with register 27, CPU
24. It consists of a shared memory 26 allocated to a part of the 10C 25 and MM21.
メインメモリ１１の一部を共用メモリ２６用の別メモリ
空間としてアクセスするときにはＭＣＵ２２、内のシジ
スタ２７が使用される。次にこのアクセス制御を第２図
を参照して説明する。When accessing a part of the main memory 11 as a separate memory space for the shared memory 26, the register 27 in the MCU 22 is used. Next, this access control will be explained with reference to FIG.
第２図を参照すると、ＭＭ２１は共用メモリ部２６と本
来のプロセッサ２０内ソフトウエア処理に使用されるメ
インメモ９部２９とに分割され、共用メモリ部２６が低
位のアドレス域に割付けられている。レジスタ２７には
メモリ部２９の開始アドレスである人が設定されてお）
、ＭＣ０２２に接続されるＣＰＵ２４．ｌ０Ｃ２５およ
びＩＣＬ２３からのＭＭ２１に対するアクセスコマノド
によ〉以下のアドレス修飾が行なわれ、ＭＭ２１のアク
セスが行なわれる。Referring to FIG. 2, the MM 21 is divided into a shared memory section 26 and a main memo section 29 used for the original software processing within the processor 20, and the shared memory section 26 is allocated to a lower address area. . The register 27 is set with the start address of the memory section 29)
, CPU24. connected to MC022. The following address modification is performed by the access commands for MM21 from I0C25 and ICL23, and MM21 is accessed.
コｆｆン＃Ｅ共用メモリ２６に対するアクセスの場合は
、要求元からのアドレス２８の内容ａがその＊”＊、Ｍ
Ｍ２１のアドレスとして使用されＭＭ２１をアクセスす
る。すなわちアドレス２５２の内容ＫｊＪＩＭＭ２１の
０番地からのアドレスで共用メモリ２６をアクセスする
ことになる。In the case of access to the shared memory 26 from the request source, the content a of the address 28 from the request source is
It is used as the address of M21 to access MM21. In other words, the shared memory 26 is accessed using addresses starting from address 0 of the content KjJIMM 21 of the address 252.
この時１．アドレスａが共用メモリ２６の最大アドレス
ｍを超え九場合には例外となｊＤ、ＭＭ２ｉのアクセス
が抑止される。At this time 1. An exception occurs when address a exceeds the maximum address m of the shared memory 26, and accesses of jD and MM2i are inhibited.
コマンドがメインメモリ部２９をアクセスする場合には
、そのアドレスａにレジスタ２７の内容人が加算されそ
の加算結果２５３によ）ＭＭ２１がア、クセスされる。When a command accesses the main memory section 29, the contents of the register 27 are added to the address a, and the MM 21 is accessed based on the addition result 253.
従って、ソフトウェアから見たメインメそりアドレスは
共用メモｃ２６の有無にか＼わらず同一である。Therefore, the main memory address seen from the software is the same regardless of the presence or absence of the shared memory c26.
また、本実施例の場合、ＣＰＵ２４かものコマンドは共
用メモリ２６とメ・ｒツメモリ２１の両方に対するアク
セスを許すが、ｌ０Ｃ２５’からは゛メインメモリ２１
に対するアクセスコマンドだけが、ＡＤＰ２３からは共
用メモリ２６に対するアクセス−マントだけが可能であ
り、本条件を違反した場合ｇＭＭ２１のアク”セスが抑
止され、要求元にエラーδテータスが報告される。Further, in the case of this embodiment, the CPU 24 command allows access to both the shared memory 26 and the main memory 21;
Only access commands to the shared memory 26 are possible from the ADP 23, and if this condition is violated, access to the gMM 21 is inhibited and an error δ status is reported to the request source.
ｌ０Ｃ２５はＣＨＣ２５ｏと複数０ＣＨ２５１゜・・・
、２５８とから構成され、各ＣＨＫ／ｒｉＰＣすを介し
てＰＨＢ、が接続される６本実施例においてはＰＦｆＲ
８３はディスク装置であ）、本ディスク装置上のツーア
イルはプ、ロセッサ１０と２０とから共通にアクセスさ
れる。l0C25 is CHC25o and multiple 0CH251°...
, 258, and PHB is connected via each CHK/riPC.
83 is a disk device), and two aisles on this disk device are commonly accessed by the processors 10 and 20.
このように異なり九プロセッサ間でファイルを共有する
ようなシステムにおいて共有ファイルアクセスに関して
プロセッサ１０と２０との間で排他。In such a system where files are shared among nine different processors, processors 10 and 20 are exclusive with respect to shared file access.
制御が必要となる丸め、−両プロセッサ間での通信機能
が必要となる。また、システムを一元的に運用するため
のコンソール入出力の県中化およびジープ出、力データ
の集中化等のためにも両プロセッサ間のデータ転送と通
信が必要となる。Rounding that requires control - communication functionality between both processors is required. In addition, data transfer and communication between both processors is required to centralize console input/output, jeep output, and centralize power data in order to centrally operate the system.
本実施９１における両プロセッ紫間の共用メモリ２６を
介してのデータ転送と通信動作とについて詳細に説明す
る。Data transfer and communication operations between both processors via the shared memory 26 in this embodiment 91 will be described in detail.
プロセッサ１０は自プロセッサのＭＭＩＩとＭＭ２１内
の共用メモリ２６との間のプロセッサ２０はＭＭ２１内
のメモリ２９と共用メモリ２６間のデータ移送命令を実
行する。各プロセッサのソフトウェアはこの命令の実行
によ）共用メそりを介して、データ移送を行ない互いに
通信を行な゛う。The processor 10 executes a data transfer instruction between the MMII of its own processor and the shared memory 26 in the MM21. By executing this instruction, the software of each processor transfers data and communicates with each other via the shared memory.
この命令は第３図に示す形式からなってい為。This command has the format shown in Figure 3.
命令３００はＷＯ〜２の３ワードから構成−れ、０Ｐ３
００ Ａは命令；−ドを、ＰＲ０３０’ＯＢは共用メモ
リの置かれるプロセッサ番号を、ＭＡＤＲ８３００Ｄは
メインメそり上のアドレスを、ＣＭＡＤ８８３００Ｆ）
は共用メモリ２６よ〕アドレスを穐および’ｒＡＬＬＹ
ｓＯｏｃは転送データ量をそれぞれ示している。The instruction 300 consists of 3 words WO~2, 0P3
00A is the instruction; - code, PR030'OB is the processor number where the shared memory is located, MADR8300D is the address on the main memory, CMAD88300F)
is the shared memory 26] address and 'rALLY
sOoc indicates the amount of transferred data.
メインメモリ１１から共用メモリ３６へのデータ転送時
には、ＭＡＤＲ８３００Ｄで示されるメインメモリアド
レスのデータが、ＣＭＡＤＲ８３００Ｅで示される共用
メモリアドレスにＴＡＬＬＹ３００Ｃで指定されるバイ
ト数だけ移送される。When transferring data from the main memory 11 to the shared memory 36, the data at the main memory address indicated by MADR8300D is transferred to the shared memory address indicated by CMADR8300E by the number of bytes specified by TALLY300C.
共用メモリ２６からメインメモリ１１への転送時には、
逆ＫＣＭＡＤＲ８３００１１で示される共用メモリ、ア
ドレスめデータが、ＭＡＤＲ８３００Ｄで示されるメイ
ンメモリアドレスにＴＡＬＬＹ３００Ｃで指定されるパ
゛イト数だけ移送される。When transferring from the shared memory 26 to the main memory 11,
The shared memory address data indicated by reverse KCMADR830011 is transferred to the main memory address indicated by MADR8300D by the number of bytes specified by TALLY300C.
次に、プロセッサ１０でのこの命令動作を詳細に説明す
る。Next, the operation of this instruction in processor 10 will be explained in detail.
ここで各プロセッサに拡ジャンパ指定にょシあらかじめ
各プロセッサのプロセッサ番号が割付けられておシ、第
２図に示す命令のＰＲ０３００Ｂにはプロセッサ２０の
プロセッサ番号が設定されている。Here, the processor number of each processor is assigned in advance to the expansion jumper designation for each processor, and the processor number of the processor 20 is set in PR0300B of the instruction shown in FIG.
ＣＰＵＩ４は命令をＭＭＩＩから読出し、命令＝−ドが
メインメモリと共用メ崎りとの間の移送命令であると、
ＭＭＩｌ、と共用メ峰り２６との実アドレスをｊ１１２
図に示す命令のＭＡＤＲ８３００Ｄと０ＭＡ１１８３０
０Ｂとか６作ｇし、ＴＡＬＬＹ３００Ｃと合わせて第１
図に示すＩＣＬＩ ３にＭＣＵ１４を介して移送し、デ
ータ移送を要求する。The CPU 4 reads the instruction from the MMII, and if the instruction=-do is a transfer instruction between the main memory and the shared memory area,
Set the real address of MMIl and shared address 26 to j112.
Instructions MADR8300D and 0MA11830 shown in the figure
I made 0B and 6 g, and together with TALLY300C, it was the first
The data is transferred to the ICLI 3 shown in the figure via the MCU 14, and data transfer is requested.
ＭＭＩ １から共用メモリ２６への移送の場合曳共用メ
モリ２６のアドレスとＴＡＬＬＹ３０ＱＣの内容はＩＣ
ＬＩ ３からはパス１５０を介して送られ、共用メモリ
２６への書込み指示を行なうとともに、ＭＭＩＩからデ
ータが読出され、ＩＣＬ２３に順次移送さ、れる、ＩＣ
Ｌ２３−はＩＣＬＩ３から送られた共用メモリアドレス
を開始番地としてＩＣＬＩ３から送られるデータを順次
共用メモリ２ｄに書込む。When transferring from MMI 1 to the shared memory 26, the address of the shared memory 26 and the contents of TALLY30QC are
The data is sent from the LI 3 via the path 150, instructs to write to the shared memory 26, and the data is read from the MMII and sequentially transferred to the ICL 23.
L23- sequentially writes data sent from ICLI3 into shared memory 2d using the shared memory address sent from ICLI3 as a starting address.
またＩＣＬＩ３および２３は転送毎にＴＡＬＬＹ３００
Ｃの値を転送データ量単位で減算し、その値が零になっ
た時に転送を終了させる。Also, ICLI3 and 23 are TALLY300 for each transfer.
The value of C is subtracted in units of transferred data amount, and when the value becomes zero, the transfer is terminated.
共用メモリ２６からＭＭＩＩへの移送命令の場合、ＩＣ
ＬＩ３は上記同様に共用メモリ２６のアドレスとＴＡＬ
ＬＹ３００Ｃの内容をＩＣＬ２３に送りたのちＩＣＬ２
３からデータが送られるのを待合わせる。ＩｅＬ２３’
□は共用メモリ２６のデータ読出しを行ない順次パス１
５０を介してＩＣＬＩ３に移送する。ＩＣＬＩ ３はこ
のデータなＭＡＤ些８３００Ｄで指定されたＭＭＩＩの
アドレスに順次書込む。この転送動作はＴＡＬＬＹの値
が零になるまで実行される＠ ＭＭｌ １から共用メモ
リー２６への、または共用メモリ２６からＭＭ−１１へ
９デ一タ転送動作が終了すると、ＩＣＬＩ３はＣＰＵ１
４に対して転送動作の終了を通知し、ＣＰＵ１４はこの
通知にょ〉命令を完了し、次の命令に進む。In the case of a transfer instruction from the shared memory 26 to the MMII, the IC
LI3 is the address of the shared memory 26 and TAL as above.
After sending the contents of LY300C to ICL23, ICL2
Wait for data to be sent from 3. IeL23'
□ reads data from the shared memory 26 and sequentially passes pass 1.
50 to ICLI3. ICLI 3 sequentially writes this data to the MMII address specified by MAD 8300D. This transfer operation is executed until the value of TALLY becomes zero.@MMl When the 9 data transfer operation from 1 to the shared memory 26 or from the shared memory 26 to MM-11 is completed, ICLI3 transfers the data to CPU1.
Upon this notification, the CPU 14 completes the command and proceeds to the next command.
プロセッサ２０におけるＭＭ２１内のメイ／メモリ２９
−と共用メそり２６間のデータ移送はＣＰＵ２４におい
て命令のＰＲ０３００Ｂにょ）プロセッサ２０のプロセ
ッサ番号が指定され実行される。May/memory 29 in MM21 in processor 20
Data transfer between the CPU 24 and the shared memory 26 is executed by specifying the processor number of the processor 20 using the instruction PR0300B.
メインメモリ２９から共用メモす２６への移送命令の場
合、ＣＰＵ２４はＭＡＤＲ８３００Ｄで示されるアドレ
スを開始番地としてメインメモリアクの内容、を読出し
、ＣＭＡＤＢ８３００Ｂで示されるアドレスの共用メモ
リ２６に共用メモリア）セスコマンドによシ屓次書込む
。In the case of a transfer command from the main memory 29 to the shared memory 26, the CPU 24 reads the contents of the main memory access starting from the address indicated by MADR8300D, and sends the shared memory access command to the shared memory 26 at the address indicated by CMADB8300B. I will write next time.
移送動作はＴＡＬＬＹ３００ｅで示されるバイト数の移
送が終了するまで行なわれる。The transfer operation continues until the number of bytes indicated by TALLY300e has been transferred.
共用メモリ２６からメインメモリ２９への移送命令の場
合、ＣＭＡＤＲ８ａｏｏＢで示される共用メモリアクセ
スコマンドによシ共用メモリ２６のアドレスからデータ
が読み出され、メインメモリアクセスコマンドでＭＡＤ
Ｒ８３００Ｄで示されるメインメモリ２９のアドレスに
データが書き込まれる。In the case of a transfer command from the shared memory 26 to the main memory 29, data is read from the address of the shared memory 26 by the shared memory access command indicated by CMADR8aooB, and data is read from the address of the shared memory 26 by the main memory access command.
Data is written to the address of main memory 29 indicated by R8300D.
ＣＰＵ２４は’Ｉ’ＡＬＬＹ３００Ｃで示されるバイト
数のデータ移送が終了すると命令を終了し、次の命令を
実行する。When the data transfer of the number of bytes indicated by 'I'ALLY300C is completed, the CPU 24 terminates the instruction and executes the next instruction.
また陶プロセッサ間の通信手段としてＣＰＵ１４とＣＰ
Ｕ２４どの間で直接通信データのや）取）を行なうため
の通信命令があシ、この命令は第４図の形式からなる。Also, as a means of communication between the processors, the CPU 14 and the CPU
There is a communication command for directly communicating data between U24 and U24, and this command has the format shown in FIG.
第４図を参照すると、命令４００は２ワードで構成され
、ＰＲ０４００Ｂは通信先のプロセッサ番号を、ＲＢ
Ｑ ４００ Ｃは通信要求元のプロセッサ番号を、ＣＭ
Ｄ４００Ｄは通信コマンドを、ＣＤＡＴ人４００Ｂは通
信データをそれぞれ示す。Referring to FIG. 4, the instruction 400 consists of two words, and PR0400B indicates the processor number of the communication destination.
Q400C is the processor number of the communication request source, CM
D400D indicates a communication command, and CDAT person 400B indicates communication data.
ＣＰＵＩ ４からＣＰＵ２４への通信動作は次の通シで
ある。ＣＰＵＩ ４は仁の通信命令を解読すると、％Ｃ
Ｕ１２ｔ−介してＩＣＬＩ３に対し−ｔ”第４図の４０
−ＯＢ〜４００ＰＸで示される通信データを送Ｊｔ、Ｐ
Ｒ０４００Ｂで示されるプロセッサに対する通信逸出を
指示する。この実ｍ＋−の場合、ＰＲ０４００Ｂはプロ
セッサ２００プロセツサ番号を示している。The communication operation from the CPUI 4 to the CPU 24 is as follows. When CPUI 4 decodes Jin's communication command, %C
U12t-to-ICLI3-t''40 in Figure 4
- Send communication data indicated by OB~400PX Jt, P
Instructs the processor indicated by R0400B to escape communication. In the case of this real m+-, PR0400B indicates the processor number of processor 200.
ＩＣＬＩ ３は４００Ｃ〜４００Ｂで示される内容をパ
ス１５０ を介してＩＣＬ２３に転送す、る。ICLI 3 transfers the contents indicated by 400C to 400B to ICL 23 via path 150.
この通信を受信すると、ソフトウェアに対する割込みを
発生し、過信データをソフトウェア制御下にお（、ＣＰ
Ｕ２４からＣＰＵＩ４への通信も同様の動作で実行され
る。When this communication is received, an interrupt is generated to the software, and the overconfidence data is placed under software control (CP
Communication from U24 to CPU I4 is also executed in a similar manner.
以上のように、データ移送命令と通信命令によシ両プロ
セッサ間のデータ移送と通信を高速に実現できる。As described above, data transfer and communication between both processors can be realized at high speed by the data transfer command and the communication command.
第１の実施例は２台のプロセッサからなる疎結合マルチ
プロセッサシステムの例であ）、プロセ−ツサ台数が多
数のシステムについても本発明によ〉プロセッサ間の有
効な通信ができる。The first embodiment is an example of a loosely coupled multiprocessor system consisting of two processors), and even in systems with a large number of processors, the present invention allows effective communication between the processors.
第４図を参照すると、本発明の第２の実施例は４台のプ
１セッサ８０．４Ｇ、５０．および６０から構成され、
各プロセッサはＭＭ３１．４１゜５１、綺よび６１．Ｍ
ＣＵ１２．４２，５２．および６２．ＣＰＵ３４，４４
，５４．および６４゜および１．０Ｃ３５，４５，５５
，および６５．からそれぞれ構成され、各プロセッサ間
をＩＣＬ３３゜４３．５３．および６３を介してそれぞ
れ接続している。Referring to FIG. 4, the second embodiment of the present invention includes four processors 80.4G, 50. and 60,
Each processor has MM31.41°51, Kiyo and 61. M
CU12.42,52. and 62. CPU34,44
,54. and 64° and 1.0C35,45,55
, and 65. , and an ICL 33°43.53 . between each processor. and 63, respectively.
また、プロセッサ５００ＭＭ６１には共用メモリ６６が
割付けられている。Further, a shared memory 66 is allocated to the processor 500MM61.
各プロセッサは第１−の実施例で示したように、自しロ
セッサのメインメモりと他プロセツサまたは自プロセッ
サ内の共用メモすとの間でのデータ移送を実行する。As shown in the first embodiment, each processor transfers data between the main memory of its own processor and the shared memory of another processor or its own processor.
プロセッサ６０内の共用メモリ６°６を使用して通信す
る場合、プロセッサ３０はあるＩＣＬ３３と他のＩＣＬ
６３との間のバス７０３１−介して、プロセッサ４０は
あるＩＣＬ４３と他のＩＣＬ６３−との閏のパス７０６
を介して、プロセッサ５０は弗るＩＣＬ５３と他のＩＣ
Ｌ６３との間のパ、（７０５ｔ−介して、プーセｙ？６
０はＭＣυ６２を介して自プロセッサＭＭ６１−内の共
用メモ −リ６６とメインメモリエリアとの間でデ
ータ移送を行なう。When communicating using the shared memory 6°6 within the processor 60, the processor 30 can communicate between one ICL 33 and another ICL
63 - via a bus 7031 - the processor 40 connects one ICL 43 to another ICL 63 - via a leap path 706
The processor 50 connects the open ICL 53 and other ICs via the
Pa between L63 (705t-via Pousey?6
0 transfers data between the shared memory 66 in its own processor MM61- and the main memory area via MCυ62.
また、−ｆＦ、乏えはプロセッサ６０が障害等によシ稼
働できなくな〕、プロセッサ６０をシステムから切離し
、残シのプロセッサ３Ｇ、、４Ｇ、およびｓＯだけでシ
ステムを構成した場合はプロセッサ５０内のＭＭ５１の
一部を共用メモリとして割付゛けこの共用メモリを使用
することによ）各プロセッサ間９通信を実行する。In addition, if -fF is depleted, the processor 60 becomes inoperable due to a failure, etc.], and if the processor 60 is disconnected from the system and the system is configured with only the remaining processors 3G, 4G, and sO, the processor 50 By allocating a part of the MM 51 in the processor as a shared memory and using this shared memory, communication between each processor is executed.
また、他のプロセッサ３０と４０においても各々のＭＭ
３１１と４１の一部を共用メモりとして割°付けること
は可能である。Also, each MM in the other processors 30 and 40
It is possible to allocate part of 311 and 41 as shared memory.
さらに本実施ガで示したＭＭと共用メモリ関のデータ移
送命令はデータ移送完了までを１つの命令とした場合に
ついて示したが、ＭＭと他プロセツサ上の共用メモリと
の間でデータ移送する場合、・ ＣＰＵからＩＣＬへの
データ移送の指−示が完了すると命令動作を終了し、次
の命令の実行に入る方法もある。この場合、ＣＰＵの命
令実行時間は短くな）、データ移送の命令実行時間はさ
らに改善されることになる。Furthermore, the data transfer commands related to the MM and shared memory shown in this embodiment are shown for the case where the data transfer is completed as one command, but when data is transferred between the MM and the shared memory on another processor, - There is also a method of ending the instruction operation when the data transfer instruction from the CPU to the ICL is completed and starting the execution of the next instruction. In this case, the instruction execution time of the CPU is shortened), and the instruction execution time of data transfer is further improved.
また通信命令はＰＲ０４００Ｂで示される通信・ 先プ
ロセッサ番号ｔ−指定することによ）通信送出元のＩＣ
Ｌでプロセッサ番号を識別し、指定されるプ・セ・すに
対して第１誌実施例同様に通信要求を行なうことによシ
任意のプロセッサ間で通信を行なうことができる。In addition, the communication command is specified by the communication destination processor number t indicated by PR0400B).
Communication can be performed between any processors by identifying the processor number with L and making a communication request to the specified processor in the same manner as in the embodiment of the first magazine.
本発明には他プロセツサへの通信データを高速で移送す
ることができ、高性能かつ通信オーバーヘッドの少ない
高効率なｈ理ができるという効果がある。The present invention has the advantage that communication data can be transferred to other processors at high speed, and highly efficient processing with high performance and little communication overhead can be performed.
第１図は本発明の第１の実施例を示す図、第２図は主記
憶の−Ｓｔ共用メモリとしてアクセスする一部を説明す
るための図、第３図は主記憶と共用メ４ツとの間のデー
タ移送命令形式を示す図、第４図は通信命令の形式を示
す図、および第５図は本発明の［２の実ｍｔ例を示す図
である。
゛ 第１図から第５図におりて、１０．２Ｇ、ｓ６゜４
０．５０．６０・・・・・・プロセッサ、１１，２１゜
３１．４４，５１．６１・◆・・・・メインメモり、１
２゜２２．３２，４２，５２．６２・・・・・・メモリ
制御装置、１３，２３，３３，４３．！！３．６３・・
・用インタフェイス制御部、１４，２４，３４，４４゜
５４．６４・・・・・・中央処理装置、１５，２５．３
５゜４５．５５，６１５・・・・・・入出力チャネル制
御装置、２６、 ６６・曲・共用メモリ、１５１，１５
８，２５１゜２５８・・曲チャネル装置、２７・・・・
・・レジスタ、２８・・・・・・アドレス、２９・・・
・・・メインメモリー、２５０〜２５３・・・・・・ア
ドレス情報、３００．４００・・・６ｍ１命令、１００
〜１０３．１！Ｓｏ、２０１〜２Ｇ４゜２５０〜２５＄
７，３０１〜３０４，４０１〜４０４゜５０１〜５０４
，６０１〜６０４．７００〜７０６・・・・・・半１図
ぷ追−FIG. 1 is a diagram showing the first embodiment of the present invention, FIG. 2 is a diagram for explaining a part of the main memory that is accessed as the -St shared memory, and FIG. 3 is a diagram showing the main memory and the four shared memories. FIG. 4 is a diagram showing the format of a communication command, and FIG. 5 is a diagram showing an actual mt example of [2] of the present invention.゛ From Figure 1 to Figure 5, 10.2G, s6゜4
0.50.60...Processor, 11,21゜31.44,51.61・◆...Main memory, 1
2゜22.32, 42, 52.62... Memory control device, 13, 23, 33, 43. ! ! 3.63...
・Interface control unit, 14, 24, 34, 44° 54.64...Central processing unit, 15, 25.3
5゜45.55,615...Input/output channel control device, 26, 66・Song/shared memory, 151,15
8,251゜258... Song channel device, 27...
...Register, 28...Address, 29...
... Main memory, 250-253 ... Address information, 300.400 ... 6m1 instruction, 100
~103.1! So, 201~2G4゜250~25$
7,301-304,401-404゜501-504
,601~604.700~706...half 1 figure puoi-
Claims (1)
置を介して夕前記主記憶をアクセスする中央処理装置、
およびインタフェイス制御部を有する複数のプロセッサ
から構成され、前記各プロセッサは独立なオペレーティ
ングシステムで動作しかつ各プロセッサの前記インタフ
スイス制御部間にデータ転送インタフェイスを有するマ
ルチプロセッサシステムにおりで、 前記複数のプロセッサのうち少なくとも１つのプロセッ
サは前記主記憶の一部を共用メモリとして割付は前記中
央処理装置および前記インタフェイス制御部からアクセ
スする手段と、 前記プロセッサは前記主記憶と前記共用メモリとの間で
データ移送を制御する手段と、前記主記憶と他のプロセ
ッサの前記共用メモリとの間で前記インタフェイス全弁
してデータ移送を制御する手段と、 前記中央処理装置は他のブーセッサの前記中央ｈｊｌ装
置との間で前記インタフェイスを介して通信データを送
受する通信手段とを有することを特徴とするマルチプロ
セッサシステム。[Scope of Claims] A main memory, a memory control device, and a central processing unit that accesses the main memory via the memory control device, respectively;
and a plurality of processors having an interface control section, each of the processors running on an independent operating system, and having a data transfer interface between the interface control sections of each processor, At least one of the plurality of processors has a means for allocating a part of the main memory as a shared memory and accessing it from the central processing unit and the interface control unit; means for controlling data transfer between the main memory and the shared memory of another processor by fully controlling the interface; and means for controlling data transfer between the main memory and the shared memory of the other processor; A multiprocessor system comprising: communication means for transmitting and receiving communication data to and from a central hjl device via the interface.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587581A JPS5848160A (en) | 1981-09-16 | 1981-09-16 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587581A JPS5848160A (en) | 1981-09-16 | 1981-09-16 | Multiprocessor system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848160A true JPS5848160A (en) | 1983-03-22 |
| JPS6125179B2 JPS6125179B2 (en) | 1986-06-14 |
Family
ID=15395060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14587581A Granted JPS5848160A (en) | 1981-09-16 | 1981-09-16 | Multiprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848160A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117847A (en) * | 1975-04-10 | 1976-10-16 | Toshiba Corp | Multi-microcomputer |
| JPS5523504A (en) * | 1978-07-10 | 1980-02-20 | Yokogawa Hokushin Electric Corp | Message communication system in multi-processor |
| JPS56103753A (en) * | 1980-01-23 | 1981-08-19 | Hitachi Ltd | Data transmission system between electronic computers |
-
1981
- 1981-09-16 JP JP14587581A patent/JPS5848160A/en active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51117847A (en) * | 1975-04-10 | 1976-10-16 | Toshiba Corp | Multi-microcomputer |
| JPS5523504A (en) * | 1978-07-10 | 1980-02-20 | Yokogawa Hokushin Electric Corp | Message communication system in multi-processor |
| JPS56103753A (en) * | 1980-01-23 | 1981-08-19 | Hitachi Ltd | Data transmission system between electronic computers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6125179B2 (en) | 1986-06-14 |
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