JPS5847100B2 - 選局装置 - Google Patents

Description

【発明の詳細な説明】 本発明はテレビジョン受像機、ＦＭ（周波数変調）ラジ
オ受信機、ＡＭ（振幅変調）ラジオ受信機等の選局装置
に関するものである。

第１図は従来のＰＬＬ（位相ロックループ）周波数シン
セサイザ方式の選局装置の１例を示すブロック図である
。

これを説明すると、電圧制御局部発振器１、プリスケー
ラ２、プログラマブル分周器３、位相比較器４、低域ろ
波器５からなるループを有し、基準発振器６の出力を基
準分周器７で分周して、位相比較器４の一方の入力端子
に加えるとともに、チャンネル選択器８によって制御さ
れるコード変換器９の出力コードで、プログラマブル分
周器３の分周比を決めて、その出力を位相比較器４の他
方の入力とすることにより選局希望の局部発振周波数を
合成する。

局部発振出力と高周波増幅器１０の出力とを混合器１１
で混合して中間周波出力を得、この出力を中間周波増幅
器１２で増幅して検波回路１３で検波し、出力回路１４
を経て出力装置１５に出力する。

な釦、チャンネル番号表示器１６で受信中のチャンネル
を表示する。

最近、家庭用ビデオ・テープレコーダ（ＶＴＲ）の普及
に伴って、裏番組（受像中の番組以外の録画希望の番組
）の録画が可能となり、また、音声多重放送の開始に伴
って、テレビジョン選局装置とＦＭ釦よびＡＭラジオ選
局装置を一体化したチューナの開発力；望１れている。

さらに将来、ファクシミリ等の多重放送の独立的利用の
実用化が予想される。

このような場合、複数の受信機が必要となるが、各受信
機毎に選局装置を備えると複数の選局装置を必要とし、
経済的に好１しくない。

本発明は、成る１つの受信装置で用いられているＰＬＬ
周波数シンセサイザの主要部を、複数の受信装置で共用
することにより、コストの低減や、所要特性をもつＰＬ
Ｌ設計の容易化を図るようにしたものである。

以下、本発明を図示の実施例に基いて詳細に説明する。

第２図に釦いて、ここには、２つのＰＬＬ周波数シンセ
サイザが示されて釦り、その第１は、局部発振器（電圧
制御発振器）１Ｔ、高周波スイッチ１８、プリスケーラ
１９、プログラマブル分周器２０、位相比較器２１．３
状態切替器２２、低域濾波器２３、電圧加算器２４から
成るループを有し、基準発振器２５の出力を基準分周器
２６で分周して、位相比較器２１の一方の入力端子に加
えるとともに、チャンネル選択器２７によって制御され
るコード変換器２８の出力コードでプログラマブル分周
器２０の分周比を決めて、その出力を位相比較器２１の
他方の入力とする構成をとっている。

他の第２０ＰＬＬ周波数シンセサイザは、局部発振器（
電圧制御発振器）２９、高周波スイッチ１８、プリスケ
ーラ１９、プログラマブル分周器２０、位相比較器２１
，３状態切替器２２、低域済波器３０、電圧加算器３１
から成るループを有し、基準発振器２５の出力を基準分
周器２６で分周して、位相比較器２１の一方の入力端子
に加えるとともに、チャンネル２７によって制御される
コード変換器２８の出力コードで、プログラマブル分周
器２０の分周比を決めて、その出力を位相比較器２１の
他方の入力とする構成になっている。

したがって、この第２のＰＬＬ周波数シンセサイザは、
プリスケーラ１９、プログラマブル分周器２０、位相比
較器２１、基準発振器２５、基準分周器２６、チャンネ
ル選択器、２７、コード変換器２８を第１のＰＬＬ周波
数シンセサイザと共用していることになる。

ここで、これらの中で単独で、あるいは複数で用いられ
る部分なＰＬＬ周波数シンセサイザの主要部と定義する
。

なか、受信機切替器３２は、高周波切替器３２は、高周
波切替器１８公よび３状態切替器２２は制御し、上述の
第１または第２のＰＬＬ周波数シンセサイザのうちのい
ずれかを閉ループとするためのものである。

ＰＬＬ期間カウンタ３３は、第３図に示すＰＬＬを閉ル
ープにしている期間Ｔ１を決めるためのものであり、Ｐ
ＬＬ／サーチ切替器３４は、そのＰＬＬ期間カウンタ３
３釦よびチャンネル選択器２７ならびに位相ロック検出
器３５によって制御される。

第２図に示す本発明の実施例では２つのサーチ同調系が
示されている。

その第１は、局部発振器１７、混合器３６、中間周波増
幅器３７、周波数弁別器３８、低域ろ波器３９、電圧加
算器４０、電圧積分制御器４１、電圧積分器４２、電圧
加算器２４から成るループを有し、掃引駆動電圧発生器
４３からの出力電圧を電圧加算器４０に加え、さらに高
周波増幅器４４からの出力を混合器３６に加える構成を
とっている。

中間周波数増幅器３７の出力は検波器４５で検波され、
出力回路４６を経て出力装置４７に出力される。

同様に、第２のサーチ同調系は、局部発振器２９、混合
器４８、中間周波増幅器４９、周波数弁別器５０、低域
ろ波器５１．電圧加算器５２、電圧積分制御器５３、電
圧積分器５４、電圧加算器３１から成るループを有し、
掃引駆動電圧発生器５５からの出力電圧を電圧加算器５
２に加え、さらに高周波増幅器５６からの出力を混合器
４８に加える構成をとっている。

中間周波増幅器４９の出力は検波器５７で検波され、出
力回路５Ｂを経て出力装置５９に出力される。

なか、高周波増幅器４４または５６では局部発振器１７
または２９とトラッキングをとるために電圧によって同
調周波数を制御する。

さて、受信器切替器３２の出力によって、高周波スイッ
チ回路１８と３状態切替器２２を制御して、前述の第１
のＰＬＬ周波数シンセサイザの動作準備をする。

すなわち第１の受信機による選局の準備をする。

その後、この受信機で受信可能な局の中、選局希望の局
のチャンネル番号または受信周波数をチャンネル選択器
２７で選択する。

選択されたチャンネルに苅応する分周比はコード変換器
２８を経てプログラマブル分周器２０に加えられる。

同時にチャンネル選択器２７は、ＰＬＬ／サーチ切替器
３４を制御し、この切替器３４の出力力；３状態切替器
２２を切替えて第１のＰＬＬを閉ループにするとともに
、電圧積分制御器４１を制御して電圧積分器４２の出力
を掃引開始基準電圧にする。

第３図に示す期間Ｔ１では、以上のようにして閉じられ
たＰＬＬによって、局部発振周波数は選局希望局の送信
周波数に苅応する局部発振周波数の近傍の周波数ｆ。

に接近し、ロックするように制御される。

その間、電圧積分器４２の出力は掃引開始基準電圧に保
たれている。

期間Ｔ２では、ＰＬＬは閉ループの１捷であり、電圧積
分器４２の出力は掃引状態になる。

この間、局部発振周波数は、期間Ｔ０のときの局部発振
周波数の定常値とほぼ等しい。

その理由は後で詳述するが、電圧積分器４２の出力の増
加の分だけＰＬＬの低域ろ波器２３の出力が減少してい
るからである。

低域ろ波器２３の出力が減少できる限界に達したとき、
位相ロック検出器３５から位相ロックカーはずれている
ことを示す出力が出る。

この出力が出る時期を期間Ｔ２の終了の時期、すなわち
期間Ｔ３の開始の時期とする。

位相ロック検出器３５の出力は、ＰＬＬ／サーチ切替器
３４を制御するが、とのＰＬＬ／サーチ切替器３４は３
状態切替器２２を介して低域済波器２３の入力端子をフ
ローティング状態にするとともに、電圧積分制御器４１
を制御して前記第１のサーチ同調系を掃引状態の１１に
して釦〈。

すなわち期間Ｔ３では、ＰＬＬは開ループ、サーチ同調
系は閉ループとなる。

局部発振周波数が第３図に示すｆｌすなわち選局希望局
の送信周波数に対応する局部発振周波数１１に達すると
、サーチ同調系は負帰還ループを形成し、選局希望局を
受信している状態になる。

この状態の期間が期間Ｔ４である。

この期間Ｔ４では、期間Ｔ３に引き続き第１のＰＬＬは
開ループとなって卦り、第１の受信機の中では使用され
ていないことになる。

そこで、受信機切替器３２の出力によって、高周波スイ
ッチ回路１８と３状態切替器２２を制御して、第１の周
波数シンセサイザのプリスケーラ１９、プログラマブル
分周器２０、位相比較器２１、基準発振器２５、基準分
局器２６、チャンネル選択器２７、コード変換器２８を
第２のＰＬＬ周波数シンセサイザに転用することができ
る。

その選局の動作は、第１のＰＬＬ周波数シンセサイザと
第２のサーチ同調系について述べたのと同様であるので
、ここでの洋間は省略する。

次に、期間Ｔ２．Ｔ３．Ｔ４ に卦げるＰＬＬ周波数シ
ンセサイザとサーチ同調系の動作について、さらに詳し
く説明する。

期間Ｔ２のＰＬＬの動作状態を第４図ａ ｉ−よびｂを
用いて説明する。

この期間ではＰＬＬがロック状態にあって、このループ
に第４図ａに示すよ Ｖ Ｏ うに掃引電圧？ ｎ （ｓ）＝” ２かじよう乱電圧と
して加わっていることになる。

ここでＪｖは電圧積分器４２渣たは５２（第２図参照）
の出力の電圧掃引速度、Ｓはラプラス変換のための複数
変数、θ１（ｓ）は位相比較器８３の基準入力位相、Ｋ
ｄは位相比較器８３の感度、Ｆ（ｓ）は低域ろ波器８４
の伝達関数、Ｋｏは電圧制御発振器８５の感度、θｏ（
Ｓ）はその出力位相である。

Ａ ＆ ＝ Ｋ Ｘ 、４ ｖ ＝（１）とす
れば、第４図ａは第４図すのように変換できる。

すなわちθ。＝」ω／ｓ３なるじよう乱位相が位相比較
器の基準入力位相θ１（ｓ）に加算されたことになる。

位相比較器８６、低域ｐ波器８７、電圧制御発振器８８
は、それぞれ第４図ａの８３゜８４．８５と同一特性を
もつ。

い１位相比較器８６の出力θｅ（ｓ）を θ８（ｓ）−θ１（ｓ）−〇。

（ｓ） ・・・（２）とすれば、第４図すから ここで、Ｋｖ＝ＫｏＫｄ Ｆ（ｏ）であり、低域済波
器８７に能動フィルタを使用するならば、Ｋｖは誤差周
波数、 ｉ−ｄ Ｏ、（ｔ）や無つォ、。

ゆ充□、ヶｔ−＋０Ｏｄｔ 値に選べる。

すなわち第３図の期間Ｔ２にかげる、局部発振周波数は
期間Ｔ□のときの同周波数の定常値とほぼ等しい。

このＴ２の期間は電圧加算器２４または３１の電圧積分
器４２または５４側からの入力電圧が、第３図の局部発
振周波数ｆ。

に対応する電圧に達する１で続く。

い１、第３図で局部発振周波数軸のｆ。

が選局希望局の送信周波数の近傍の周波数とすれば、以
上の説明から第２図の槽底をもつ選局装置が、受信を希
望する局の送信周波数の近傍周波数を選び、この周波数
を基点として放送波をサーチする準備状態に入れたこと
が分る。

期間Ｔ３とＴ４に卦げるサーチ同調系の動作状態を第５
図に示すモデルと、第６図に示す周波数弁別器の特性を
用いて説明する。

第２図の局部発振周波数ωＬ（ｔ）と、受信周波数ωＲ
Ｆとの差ω□Ｆ（１）を、第５図ａの電圧制御発振器８
９の出力Ｗ。

（ｔ）〔そのプラス変換をΩ。（ｓ）とする〕と等価で
あるとし、これに対応して第２図の周波数弁別器３８ま
たは５０を第５図では基準入力周波数０３１と電圧制御
発振器８９の出力Ω。

（ｓ）の差を検出する周波数比較器９０に置き換える。

第５図・の掃引駆動電圧Σ」・を系に加える点を、サー
チ同調系のループの基準入力周波数側に移すために、第
５図すの等価モデルを導く。

第５図すから ここでωｉは周波数に対し直線の出力特性をもつ周波数
弁別器の特性上に選ばれた成る基準周波数であり、Ｋｄ
ｌは周波数比較器９０の感度、Ｆｌ（ｓ）は低域ｐ波器
９１の伝達関数、τは電圧積分器９２の積分定数である
。

定常状態での誤差周波数ω８は最終値定理により となる。

この式は系の定常周波数誤差が電圧制御発振器８９の感
度Ｋ。

したがって第２図の局部発振器１７″Ｉｊｉたは２９の
電圧に対する感度から独立していることを示す。

また掃引駆動電圧ｖ８を可変とすることにより、第６図
の周波数ロック範囲内で、中間周波数を変化させること
を示している。

期間Ｔ４では上記の動作で、サーチ同調系が到来信号、
すなわち受信信号に同調している。

もし到来信号が正規の送信周波数に列しオフセット周波
数をもっていても、この系は常に到来信号に追随してい
る。

つぎに３状態切替器２２の具体的構成例について第７図
を参照して説明する。

同図にかいて、位相比較器９３、チャージ・ポンプ回路
用回路９４釦よび９５、位相ロック検出用ゲート９６は
周知であり、その動作もよく知られているので、ここで
の説明は省略する。

第７図で、それら以外の部分が３状態切替器を構成して
いる。

３状態切替え用制御人力■の端子９７は第２図の受信機
切替器３２の出力端子に、そして３状態切替え用制御人
力■の端子９８は第２図のＰＬＬ／サーチ切替器３４に
接続されている。

上記制御人力■が高レベルのときにゲート回路９９のゲ
ートは開かれ、さらに制御人力■が高レベルのとき位相
比較出力■は、その端子１０１に接続されている低域ろ
波器２３中の容量素子をチャージまたはポンプさせて第
１のＰＬＬを閉ループとする。

制御人力■が低レベルになれば、位相比較出力■はフロ
ーティング状態となり、ＰＬＬは開ループとなる。

ゲート回路１００の出力は低レベルとなっているから、
位相比較出力■はフローティング状態となり、第２のＰ
ＬＬは開ループとなっている。

３状態切替え用制御人力■が低レベルのときは、ゲート
回路９９）よび１００の開閉が先に述べた状態と逆にな
るから、位相比較出力■は第１の−ＰＬＬを開ループと
し、位相比較出力■はその端子１０２に接続された低域
ろ波器３０を制御して第２のＰＬＬを開ループまたは閉
ループとする。

な卦、位相ロック検出用出力端子１０３からはＰＬＬが
ロックしたとき低レベル出力が得られ、それ以外のとき
はパルス出力が出るように構成されている。

なか、ＰＬＬとサーチ同調系を結合する部分の具体構成
例を第８図に示す。

同図にＤいて、６１は周波数弁別器で第２図の３８捷た
は５０に苅応する。

６２は電圧減算器の構成になっているが、これは第２図
の電圧加算器４０または５２に対応する。

６３は電圧積分制御器であり、第２図の４１または５３
に対応し、端子６４はＰＬＬ／サーチ切替器３４の出力
端子に接続される。

６５は積分抵抗、６６は積分容量素子である。

演算増幅器６７は６５．６６とともに電圧積分器を構成
する。

６８は第２図の３状態切替器２２の出力端子に対応し、
６９はＰＬＬの低域ろ波器であり、第２図の２３または
３０に対応する。

増幅度１の電圧加算器７０でＰＬＬとサーチ同調系は結
合され、端子７１を介して電圧制御局部発振器（第２図
１７渣たは２９に対応）に接続される。

この７０は第２図の電圧加算器２４または３１に対応す
る。

前述したように、ＰＬＬ期間Ｔ１の間、電圧積分器４２
または５４（第８図６５．６６．６７で構成）の出力は
掃引開始基準電圧に保たれていなげればならないが、こ
の第８図では接地電位がこの電圧になっている。

そのためには積分抵抗６５には電圧減算器６２から接地
電圧に対し正の電圧が加わるべきである。

もしＴ１の期間、第２図のＰＬＬ／サーチ切替器３４か
ら正の電圧が、端子６４に加わって釦れば、トランジス
タ７２は導通し、電圧減算器６２の一端子側の電圧が＋
側の電圧よりも低くなるから、このような状態が得られ
る。

ただし、周波数弁別器に入力がない場合その出力電圧は
正であるとする。

例えば６．５Ｖに選ぶ。つぎに期間Ｔ２ではＰＬＬ／サ
ーチ切替器３４から端子６４に、接地電位すなわちＯｖ
が加わるとトランジスタ７２は遮断状態となるから、電
圧減算器６２の一入力端子には可変抵抗７３と抵抗７４
による電源子Ｂの分割電圧が加わる。

この電圧は前記の６．５■より高く、例えば９Ｖとして
卦〈。

このようにすると、電圧減算器６２からは６．５Ｖ−９
Ｖ＝−２，５Ｖ（７）電圧が、６５，６６゜６７からな
る電圧積分器に加わり、その出力電圧は掃引状態になる
。

第４図ａ、ｂと前記（１）式−４４）式を用いて説明し
たように、前記Ｔ２の期間は掃引電圧がＰＬＬに印加さ
れていても、局部発振周波数は選局希望チャンネルの送
信周波数の近傍周波数ｆ。

に幻してごく小さな誤差しか持たない。

第２図の位相ロック検出器３５の中には低域Ｆ波器が組
み込１れているが、この小さな誤差に対してはＰＬＬカ
ーロックしているものとして、その出力を出すように設
計して釦〈。

第７図の例ではＯｖである。これ１での動作説明では、
選局希望局の送信周波数に対応する局部発振周波数の近
傍周波数ｆ。

は、サーチ同調系の周波数ロック範囲外にあるとしてい
たので、第３図に示す期間Ｔ３が存在していたカー、も
し、近傍周波数ｆ。

をサーチ同調系の周波数ロック内に設定すれば期間Ｔ３
はなくなり、期間Ｔ２から期間Ｔ４へ動作状態が直接移
る。

送信周波数の変動が犬きくなく、サーチ同調系の周波数
ロック内であれば、そのような近傍周波数ｆｏにＰＬＬ
、がロックするようにしてもよい。

渣た、第２図に示した実施例では、第１と第２のＰＬＬ
周波数シンセサイザおよび第１と第２のサーチ同調系を
示し、２つの受信機についての選局装置の構成を示した
が、受信機の数が２つではなく、それよりも多くても、
上述と同様の動作を行なわすことができることはいう１
でもない。

また、第２図の実施例）よび第８図に示す部分具体構成
例では、ＰＬＬの低減ｐ波器と電圧積分器を別々に示し
、電圧加算器で、それらの出力を加算する構成を示した
が、ＰＬＬの所要特性とサーチ同調系の所要特性を、そ
れぞれ厳密に設計する必要がない場合、ＰＬＬの低減ろ
波器の積分素子を電圧積分器の積分素子と共用すること
も可能である。

さらに第２図わよび第８図では、電圧掃引回路の構成例
を掃引駆動電圧発生器、電圧加算器、電圧積分制御器、
電圧積分器を用いて示したが、この回路は掃引局部発振
周波数が正規の局部発振周波数に達したときに掃引を停
止し、その後は負帰還ループによって受信状態を続ける
という、いわゆる自動同調系に用いられる電圧掃引回路
であってもよい。

以上の説明から明らかなように、本発明は次のような数
々の特長を有する。

（１）ＰＬＬ周波数シンセサイザの主要部を複数の受信
機で共用し、とのＰＬＬ周波数シンセサイザで上記複数
の受信機のうちの一つの受信機を希望チャンネル受信状
態にし、とのＰＬＬ周波数シンセサイザが上記複数の受
信機のうちの他の受信機を他の希望チャンネル受信状態
とするように構成しているので、各受信機にＰＬＬ周波
数シンセサイザを備えるよりも、コスト面にかいて有利
となる。

（２）ＰＬＬ周波数シンセサイザにかいて、プログラマ
ブル分周器、位相比較器、基準発振４釦よび基準分局器
は基本的構成要素であり、また、ディジタルＩＣ（現在
のところＣ−ＭＯＳによるＬＳＩ ）で１チツプ化され
ることが多い。

この部分を複数の受信器で用いられるように汎用化して
釦けば、複数の受信機に共用する場合の受信機の組み合
わせに多様性が生じる。

（３）プリスケーラの動作周波数は、テレビジョン受像
機の場合ＩＧＨｚを要し、捷た、現在のところＥＣＬ（
エミッタ結合ロジック）を用いているために消費電力が
大きい。

従って、その部分を複数の受信機で共用するだけでもコ
スト面および消費電力面で有利となる。

（４）チャンネル選択器釦よびコード変換器は、受信機
の番組プログラムや遠隔制御など機能の高度化に伴って
、マイクロコンピュータで１チツプ化することが望１し
く、本発明に基いて複数ノ受信機を１つのマイクロコン
ビュータテ制御するようにした場合にはコスト面で一層
有利となる。

（５）３状態切替器によって、複数の低域ろ波器ののう
ち、１つの低域消波器に入力を加える構成を採った場合
には、ＵＨＦ帯とＶＨＦ帯に釦けるテレビジョン選局装
置、あるいはＦＭラジオとＡＭラジオに卦ける選局装置
のように、放送周波数帯が犬きく異っても、各放送周波
数帯に適する特性をもつ低域ｐ波器の回路定数を容易に
設計することができる。

（６）複数の受信機でＰＬＬ周波数シンセサイザの主要
部を共用し、ＰＬＬ周波数シンセサイザで選局希望局を
選局した後、その同調電圧をディジタル化してディジタ
ルメモリに記憶し、受信中は、そのデータをディジタル
・アナログ変換器でアナログ電圧に変換して、高周波増
幅４釦よび局部発振器を制御する選局装置に対し、ＰＬ
Ｌ周波数シンセサイザで選局後サーチ同調系で受信する
ように構成することにより、自動周波数制御（ＡＦＴ）
回路を省略することが可能となる。

【図面の簡単な説明】

第１図ば従来のＰＬＬ周波数シンセサイザ選局装置の構
成例を示す要部ブロック図、第２図は本発明の一実施例
の要部ブロック図、第３図は同実施例の動作を説明する
ための時間対局部発振周波数の関係を示す図、第４図ａ
、ｂはＰＬＬのモデルを示すブロック図、第５図ａ、
ｂ’ｔｔサーチ同調系のモデルを示すブロック図、第６
図は周波数弁別器特性釦よびサーチ同調系の周波数誤差
の関係を示す図、第７図は本発明で使用し得る３状態切
替器の構成例を示す結線図、第８図は本発明で使用し得
るＰＬＬとサーチ同調系の結合部の構成例を示す結線図
である。 １７．２９・・・・・・局部発振器、１Ｂ・・・・・・
高周波スイッチ回路、１９・・・・・・プリスケーラ、
２０・・・・・・プログラマブル分周器、３５・・・・
・・位相比較器、２２・・・・・・３状態切替器、２３
．３０・・・・・・低域消波器、２４．３１・・・・・
・電圧加算器、２５・・・・・・基準発振器、２６・・
・・・・基準分周器、２７・・・・・・チャンネル選択
器、２８・・・・・・コード変換器、３２・・・・・・
受信機切替器、３３・・・・・・ＰＬＬ期間カウンタ、
３４・・・・・・ＰＬＬ／サーチ切替器、３５・・・・
・・位相ロック検出器、３６゜４８・・・・・・混合器
、３７，４９・・・・・・中間周波増幅器、３８．５０
・・・・・・周波数弁別器、３９．５１・・・・・・低
域Ｆ波器、４０，５２・・・・・・電圧加算器、４１゜
５３・・・・・・電圧積分制御器、４２．５４・・・・
・・電圧積分器。

Claims (1)

1. 【特許請求の範囲】 １ 位相ロックループ周波数シンセサイザの主要部を複
   数の受信機で共用し、前記位相ロックループ周波数シン
   セサイザで前記複数の受信機のうちの一つの受信機を希
   望チャンネル受信状態にし、前記位相ロックループ周波
   数シンセサイザが前記複数の受信機のうちの他の受信機
   を他の希望チャンネル受信状態とするように構成したこ
   とを特徴とする選局装置。 ２ 複数の受信機は各々位相ロックループ周波数シンセ
   サイザの低域ろ波器を有し、３状態切替器によって、そ
   れらの低域ろ波器のうちの１つの低域ろ波器の入力端子
   に位相比較器の出力を与えるごとく構成されていること
   を特徴とする特許請求の範囲第１項記載の選局装置。 ３ 位相ロックループ周波数シンセサイザは、受信希望
   局の放送電波の近傍の周波数に対応する局部発振周波数
   を発生するように制御される手段と、前記局部発振周波
   数を基準としてサーチ同調をする複数のサーチ同調系を
   有することを特徴とする特許請求の範囲第１項記載の選
   局装置。