JPS5846735A - ２チヤネル波形記憶装置 - Google Patents
２チヤネル波形記憶装置Info
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- JPS5846735A JPS5846735A JP56145020A JP14502081A JPS5846735A JP S5846735 A JPS5846735 A JP S5846735A JP 56145020 A JP56145020 A JP 56145020A JP 14502081 A JP14502081 A JP 14502081A JP S5846735 A JPS5846735 A JP S5846735A
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- G01R13/22—Circuits therefor
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- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、記憶された一方のディジタル信号と峡一方
のディジタル信号に対し時間ΔＴ遅れた他方のディジタ
ル信号との位相差を零にするよう圧した２チヤネル波形
記憶装ＷＩＫ関する。
のディジタル信号に対し時間ΔＴ遅れた他方のディジタ
ル信号との位相差を零にするよう圧した２チヤネル波形
記憶装ＷＩＫ関する。
現在、中継器などの被測定伝送系のアナログ入力信号Ｘ
とアナログ出力信号ｙがら高速フーリエ費換（ＦＦ’ｒ
）によって前記被１１１＋定伝送系の伝送特性を求め
るには以下の方法によって行ゎｆｉ′Ｃいる。
とアナログ出力信号ｙがら高速フーリエ費換（ＦＦ’ｒ
）によって前記被１１１＋定伝送系の伝送特性を求め
るには以下の方法によって行ゎｆｉ′Ｃいる。
すなわち、入力信号Ｘ″ｅＮｅＮポイントサンプリング
ドラムθ山２．・・・、Ｎ−１、ｊ＝ｖ’７）の演算を
ＦＦＴで実行する□また、出方信号ｙについても同様に
出力信号ｙを入力信号Ｘと同一時刻において虚部および
実部を表わす。
ドラムθ山２．・・・、Ｎ−１、ｊ＝ｖ’７）の演算を
ＦＦＴで実行する□また、出方信号ｙについても同様に
出力信号ｙを入力信号Ｘと同一時刻において虚部および
実部を表わす。
ここで、位相特性Ｐ、をｗ７ ’を用いて求める際には
そのダイナミックレンジは±πに限定される。
そのダイナミックレンジは±πに限定される。
たとえば、５０Ｈｚ〜２０ｋＨｚの帯域の信号ｘ、ｙを
それぞれ２０μＳごとに１０２４ポイントサンプリング
し、前述の方法で位相特性を求めるとき、伝送系の出力
信号ｙが出力信号Ｘに対して５００μｍ（２５ポイント
に相当）遅れているとすると、５０Ｈｚ付近では′２π
×（５００μｓ ／ ２０ｍｇ） ＝ ”／１００ 、
１ｋＨｚ付近でけ２ν鏡１０ｋＨｚ付近でけ１０π−２
０ｋＨｚ付近でけ２０πとなり、前記ダイナミックレン
ジ内で測定できる周波数帯域は５０Ｈｚ〜１ｋＨｚに限
定されてしまう。
それぞれ２０μＳごとに１０２４ポイントサンプリング
し、前述の方法で位相特性を求めるとき、伝送系の出力
信号ｙが出力信号Ｘに対して５００μｍ（２５ポイント
に相当）遅れているとすると、５０Ｈｚ付近では′２π
×（５００μｓ ／ ２０ｍｇ） ＝ ”／１００ 、
１ｋＨｚ付近でけ２ν鏡１０ｋＨｚ付近でけ１０π−２
０ｋＨｚ付近でけ２０πとなり、前記ダイナミックレン
ジ内で測定できる周波数帯域は５０Ｈｚ〜１ｋＨｚに限
定されてしまう。
したがって、入力信号Ｘと出力信号ｙとの位相差を零に
することにより位相特性の測定周波数帯域を広けた上で
伝送特性を求めている。そこで、これまでの遅延補正は
次のようにして行われていえ。
することにより位相特性の測定周波数帯域を広けた上で
伝送特性を求めている。そこで、これまでの遅延補正は
次のようにして行われていえ。
まず、入力信号又と入力信号ｘＫ対し時間ΔＴ運れた出
力信号ｙとをそれぞれ同時にサンプリングしてディジタ
ル信号）Ｃ１＋３ｊｌに費換し、それぞれ記憶回路に記
憶する。この記憶された両ディジタル信号！１＋３’１
間の相互相関関数を計算し、その最大ピークの位置から
前記時間ΔＴに相当するディジタル遅延値を求める。
力信号ｙとをそれぞれ同時にサンプリングしてディジタ
ル信号）Ｃ１＋３ｊｌに費換し、それぞれ記憶回路に記
憶する。この記憶された両ディジタル信号！１＋３’１
間の相互相関関数を計算し、その最大ピークの位置から
前記時間ΔＴに相当するディジタル遅延値を求める。
前記被測定伝送系に加えられる次の入力信号−′（出力
信号をｙ′とする）のディジタル信号ｘｌ′を前記ディ
ジタル遅延値だけ手動操作によって与えることによ秒遅
延して次の出力信号ｙ′のディジタル信号ｙ、′と共に
それぞれの配憶回路に記憶す為。ζうして−、それぞれ
の記憶回路にはディジタル信号ｙＩ′のデータと遅延補
正したディジタル信号ｘ１′のデータが記憶される。し
かしながら、この補正は遅延値を求めたその入力信号Ｘ
を遅延するのではなく次の入力信号Ｘ′を遅延しており
、入力信号と出力信号との位相差が信号に関係なくつね
に一定ならばよいが、そうでない場合には正確な補正を
したことＫはならない。まえ、入力信号が断続的であり
て、最初の入力信号Ｘがら次の入力信号ｘ”１での断続
時間が長い場合は、遅延補正のために要する時間が前記
断続時間に左右される。
信号をｙ′とする）のディジタル信号ｘｌ′を前記ディ
ジタル遅延値だけ手動操作によって与えることによ秒遅
延して次の出力信号ｙ′のディジタル信号ｙ、′と共に
それぞれの配憶回路に記憶す為。ζうして−、それぞれ
の記憶回路にはディジタル信号ｙＩ′のデータと遅延補
正したディジタル信号ｘ１′のデータが記憶される。し
かしながら、この補正は遅延値を求めたその入力信号Ｘ
を遅延するのではなく次の入力信号Ｘ′を遅延しており
、入力信号と出力信号との位相差が信号に関係なくつね
に一定ならばよいが、そうでない場合には正確な補正を
したことＫはならない。まえ、入力信号が断続的であり
て、最初の入力信号Ｘがら次の入力信号ｘ”１での断続
時間が長い場合は、遅延補正のために要する時間が前記
断続時間に左右される。
この発明は以、上の問題点にかんがみてなされたもので
、時間ＴＫおけるディジタル信号Ｘ、を一方の記憶回路
に配憶し、このディジタル信号Ｘ、に対し時間ΔＴ遅れ
た時間Ｔ＋ΔＴにおけるディジタル信号ｙ、を前記ディ
ジタル信号Ｘ、に対し時間ΔＴ遅れたままの状態で他方
の記憶回路に記憶し、その配憶された両ディジタル信号
の相互相関関数を計算し、その最大ピークの位置から求
められる前記時間ΔＴに相当するディジタル遅延値を用
いて他方の配憶回路に配憶されたディジタル信号の遅れ
を補正するようにした２チャネル信号記憶装曾を掃供す
る亀のである。
、時間ＴＫおけるディジタル信号Ｘ、を一方の記憶回路
に配憶し、このディジタル信号Ｘ、に対し時間ΔＴ遅れ
た時間Ｔ＋ΔＴにおけるディジタル信号ｙ、を前記ディ
ジタル信号Ｘ、に対し時間ΔＴ遅れたままの状態で他方
の記憶回路に記憶し、その配憶された両ディジタル信号
の相互相関関数を計算し、その最大ピークの位置から求
められる前記時間ΔＴに相当するディジタル遅延値を用
いて他方の配憶回路に配憶されたディジタル信号の遅れ
を補正するようにした２チャネル信号記憶装曾を掃供す
る亀のである。
以下この発明について説明する。
ｆｓ１図はこの発明の第１実施例のブロック構成図であ
る。この図において、第１の記憶回路１けＲＡＭなどで
構成され、時間Ｔにおはるディジタル信号和を記憶する
ため［１０２４個の記憶容量を有し、骸ディジタル信号
Ｘ、を０番目から１０２３番目までの記憶場所に順次記
憶する。第２の−ｅ配憶回路はＲＡＭなどで構成され、
前記ディジタル信号Ｘ、に対しΔＴ＝５００μＳ遅れた
時間Ｔ＋ΔＴにおけるディジタル信号ｙ、を記憶するた
めの１０４９個の記憶容量を有していて、ディジタル信
号ｙ１を前記ディジタル信号ＸＨに対し５００μｍ遅れ
たままの状態でθ番目からＩＱ４８番目までの記憶場所
に順次記憶する。
る。この図において、第１の記憶回路１けＲＡＭなどで
構成され、時間Ｔにおはるディジタル信号和を記憶する
ため［１０２４個の記憶容量を有し、骸ディジタル信号
Ｘ、を０番目から１０２３番目までの記憶場所に順次記
憶する。第２の−ｅ配憶回路はＲＡＭなどで構成され、
前記ディジタル信号Ｘ、に対しΔＴ＝５００μＳ遅れた
時間Ｔ＋ΔＴにおけるディジタル信号ｙ、を記憶するた
めの１０４９個の記憶容量を有していて、ディジタル信
号ｙ１を前記ディジタル信号ＸＨに対し５００μｍ遅れ
たままの状態でθ番目からＩＱ４８番目までの記憶場所
に順次記憶する。
遅延補正装置ｔ３は遅延演算装＃３ａ＋計数回路あ。
第３の記憶回路３ｃおよび第４の記憶回路３ｄで構成さ
れているへ遅延演算装置３ａは第１および第２の配憶回
路１．２からそれぞれに記憶されたディジタル信号Ｘ、
およびｙ、を受領して両ディジタル信号の相互相関関数
を計算し、その最、大ピークの位置から５００μｓＫ相
尚するディジタル遅延値ｄ ＝’２５ （１を２０μＳ
とする）を求める。計数回路３ｂけディジタル遅延値＝
２５を計数してＩＥ２の記憶回路２の２５番目から１０
４８番目に記憶さねたディジタル信号）’ｌ＋２５（１
＝ ０．１．２．・・・、１０２３）を読み出す。第３
の記憶回路３ｃけｗｌ、２の記憶回路２から読み出され
たディジタル信号ｙＩ＋ｚｓ を０番目から】ｏ２３番
目オでの配憶場所に記憶する。第４の記憶回路３ｄけ第
１の配憶回路の０番目から１０２３番目の配憶場所から
読み出されたディジタル信号Ｘ、を０番目から１０２３
’ｌ目までの記憶場所に記憶する０し九がって、第３
および第４の記憶回路３ｃ＋３ｄに記憶されたディジタ
ル信号ｘ、およびｙ、＋□の位相差は零に゛なり、遅延
補正されたことになる。
れているへ遅延演算装置３ａは第１および第２の配憶回
路１．２からそれぞれに記憶されたディジタル信号Ｘ、
およびｙ、を受領して両ディジタル信号の相互相関関数
を計算し、その最、大ピークの位置から５００μｓＫ相
尚するディジタル遅延値ｄ ＝’２５ （１を２０μＳ
とする）を求める。計数回路３ｂけディジタル遅延値＝
２５を計数してＩＥ２の記憶回路２の２５番目から１０
４８番目に記憶さねたディジタル信号）’ｌ＋２５（１
＝ ０．１．２．・・・、１０２３）を読み出す。第３
の記憶回路３ｃけｗｌ、２の記憶回路２から読み出され
たディジタル信号ｙＩ＋ｚｓ を０番目から】ｏ２３番
目オでの配憶場所に記憶する。第４の記憶回路３ｄけ第
１の配憶回路の０番目から１０２３番目の配憶場所から
読み出されたディジタル信号Ｘ、を０番目から１０２３
’ｌ目までの記憶場所に記憶する０し九がって、第３
および第４の記憶回路３ｃ＋３ｄに記憶されたディジタ
ル信号ｘ、およびｙ、＋□の位相差は零に゛なり、遅延
補正されたことになる。
なお、補正が終了したのちＫけ第１および第２の記憶回
路１．２には時間ＴＫおける次のディジタル信号が記憶
される。
路１．２には時間ＴＫおける次のディジタル信号が記憶
される。
次に動作について説明する。
入力端子（チャネル］）４に加えられた被測定伝送系の
アナログ入力信号（音声信号）Ｘはサンプリング回路５
で２０μＳごとにＮ −１０２４ポイントサンプリング
され１．Ａ−Ｄ変換器６でディジタル信号ｘ、 （１＝
０．１，２＋・・・、１０２３）に変換される。この
ディジタル信号Ｘ、は時間Ｔ （２０４ｓＸ１０２４）
に相当する１０２４ポイントを第２図（ａ）Ｋ示すよう
に第、１の記憶回路１の０番目から１０２３番目までの
記憶場所に配憶される。また、入力端子（チャネル２）
７にはアナログ入力信号Ｘに対しΔＴ ＝ ５００μｍ
遅れた前記被測定伝送系のアナログ出力信号ｙが加えら
ゎ、サンプリング回路８で入力信号Ｘと同時Ｋ １０２
４ ＋ ２５ポイント（２５ポイントは５ｏｏμｍの遅
延に相＠）サンプリングされたあと、Ａ−Ｄｒ換器９で
ディジタル信号ｙ、 （ｉ＝ ０．１，２．・・・、１
０４８）に望換される。このディジタル信号Ｆｌはディ
ジタル信号Ｘ、に対しΔＴ＝５００μＳ遅れたままの状
態で時間Ｔ＋ｆＴに相当する１０４９ポイントを第２図
（ｂ）に示すように＄２の記憶回路２の０番目から】ｏ
４Ｂ番目までの１憶場所に記憶される。
アナログ入力信号（音声信号）Ｘはサンプリング回路５
で２０μＳごとにＮ −１０２４ポイントサンプリング
され１．Ａ−Ｄ変換器６でディジタル信号ｘ、 （１＝
０．１，２＋・・・、１０２３）に変換される。この
ディジタル信号Ｘ、は時間Ｔ （２０４ｓＸ１０２４）
に相当する１０２４ポイントを第２図（ａ）Ｋ示すよう
に第、１の記憶回路１の０番目から１０２３番目までの
記憶場所に配憶される。また、入力端子（チャネル２）
７にはアナログ入力信号Ｘに対しΔＴ ＝ ５００μｍ
遅れた前記被測定伝送系のアナログ出力信号ｙが加えら
ゎ、サンプリング回路８で入力信号Ｘと同時Ｋ １０２
４ ＋ ２５ポイント（２５ポイントは５ｏｏμｍの遅
延に相＠）サンプリングされたあと、Ａ−Ｄｒ換器９で
ディジタル信号ｙ、 （ｉ＝ ０．１，２．・・・、１
０４８）に望換される。このディジタル信号Ｆｌはディ
ジタル信号Ｘ、に対しΔＴ＝５００μＳ遅れたままの状
態で時間Ｔ＋ｆＴに相当する１０４９ポイントを第２図
（ｂ）に示すように＄２の記憶回路２の０番目から】ｏ
４Ｂ番目までの１憶場所に記憶される。
ディジタル信号Ｘ１＋７１は遅延演算装ｆ１３ａに加え
るスペクト２人、−〇山２− ・・−Ｎ １、ｊ ＝ｑ
’） ｆ）の演算を２０（ＤＣ成分）を零にした逆高
速変換（Ｉ ＦＦＴ ）で実行する。これによって、第
３図に示すようにディジタル信号Ｘ１ｗＶ１ ＊すなわ
ち入出力信号Ｘ１３’の相互相関関数が求められる。第
３図は第１および第２の記憶回路１．２に記憶されたデ
ィジタル信号ｙ、がディジタル遅延値ｄ＝２５すなわち
５００μ−（遅延値１＝２０μＳとする）ディジタル信
号Ｘ、に対して遅れていることを示す。こうして求めら
れたディジタル遅延値ｄ＝２５を計数回路３ｂに加えて
計数して第２図（ｂ）に示すように第２の記憶回路２０
２５番目から１０４８番目までに記憶されたディジタル
信号ｙｔ＋ｚｓ （仲０．１，２．・・・、１０２４）
を読み出す。読み出されたディジタル信号３’ｌ＋４８
は、館２図（−に示すように第３の記憶回路３Ｃの０番
目から１０２３番着での記憶場所に記憶される。
るスペクト２人、−〇山２− ・・−Ｎ １、ｊ ＝ｑ
’） ｆ）の演算を２０（ＤＣ成分）を零にした逆高
速変換（Ｉ ＦＦＴ ）で実行する。これによって、第
３図に示すようにディジタル信号Ｘ１ｗＶ１ ＊すなわ
ち入出力信号Ｘ１３’の相互相関関数が求められる。第
３図は第１および第２の記憶回路１．２に記憶されたデ
ィジタル信号ｙ、がディジタル遅延値ｄ＝２５すなわち
５００μ−（遅延値１＝２０μＳとする）ディジタル信
号Ｘ、に対して遅れていることを示す。こうして求めら
れたディジタル遅延値ｄ＝２５を計数回路３ｂに加えて
計数して第２図（ｂ）に示すように第２の記憶回路２０
２５番目から１０４８番目までに記憶されたディジタル
信号ｙｔ＋ｚｓ （仲０．１，２．・・・、１０２４）
を読み出す。読み出されたディジタル信号３’ｌ＋４８
は、館２図（−に示すように第３の記憶回路３Ｃの０番
目から１０２３番着での記憶場所に記憶される。
また、第１の記憶回路ｌに記憶されたディジタル信号Ｘ
、は読み出されて、第２図（ｃ）に示すように第４の配
憶回路３ｄのθ番目から１０２３番目までに記憶される
。こうして、第３およ・び第４の記憶回路３ｃ、３ｄＫ
記憶されたディジタル信号Ｘ、およびｙ４＋１１は位相
差が零の状態でそれぞれ出力端子１０および１１から出
力される。
、は読み出されて、第２図（ｃ）に示すように第４の配
憶回路３ｄのθ番目から１０２３番目までに記憶される
。こうして、第３およ・び第４の記憶回路３ｃ、３ｄＫ
記憶されたディジタル信号Ｘ、およびｙ４＋１１は位相
差が零の状態でそれぞれ出力端子１０および１１から出
力される。
以上説明したようＫ、この発明は時間Ｔにおけるディジ
タル信号Ｘ、を記憶する第１の記憶回路と、前記ディジ
タル信号Ｘ、に対し時間ΔＴ遅れた時間Ｔ＋ΔＴにおけ
るディジタル信号ｙｔ！該ディジタル信号ｘ、に対し時
間ΔＴ遅れたままの状態で記憶する第２の記憶回路と、
前記ディジタル信号ｙ、の遅れを補正するための遅延補
正装置とを備えるようにしたのでディジタル信号Ｘ、と
ディジタル信号−との位相差を零にすることができ、と
れによって被測？伝送系の伝送特性を正確に測定するこ
とができる□また、自動的に遅延補正することが可能で
ある。
タル信号Ｘ、を記憶する第１の記憶回路と、前記ディジ
タル信号Ｘ、に対し時間ΔＴ遅れた時間Ｔ＋ΔＴにおけ
るディジタル信号ｙｔ！該ディジタル信号ｘ、に対し時
間ΔＴ遅れたままの状態で記憶する第２の記憶回路と、
前記ディジタル信号ｙ、の遅れを補正するための遅延補
正装置とを備えるようにしたのでディジタル信号Ｘ、と
ディジタル信号−との位相差を零にすることができ、と
れによって被測？伝送系の伝送特性を正確に測定するこ
とができる□また、自動的に遅延補正することが可能で
ある。
第４図はこの発明の第２実施例の、ブロック構成図であ
る。この図において１．２．４〜゛１１け第１図と同一
である。遅延補正装置１１２け遅延演算１７Ｎ、ｆｔ１
２ａ。
る。この図において１．２．４〜゛１１け第１図と同一
である。遅延補正装置１１２け遅延演算１７Ｎ、ｆｔ１
２ａ。
計数回路１２ｂおよび配憶回路１２ｃから構成されてい
る。遅延演算装置１２ａおよび計数回路１２ｂけ第１図
の実施例で説明した遅延演算装置３ａおよび計数回路３
ｂと同一である。配憶回路１２ａは館２の記憶回路２か
ら読み出されたディジタル信号ｙｌ＋１１をθ番目から
１０２３番目の記憶場所に記憶する。したがって第１の
記憶回路１および記憶回路１２″ｃＫ記憶されたディジ
タル信号Ｘ、および”’ｌ＋！Ｉの位相差は零になり遅
延補正されたことになる。
る。遅延演算装置１２ａおよび計数回路１２ｂけ第１図
の実施例で説明した遅延演算装置３ａおよび計数回路３
ｂと同一である。配憶回路１２ａは館２の記憶回路２か
ら読み出されたディジタル信号ｙｌ＋１１をθ番目から
１０２３番目の記憶場所に記憶する。したがって第１の
記憶回路１および記憶回路１２″ｃＫ記憶されたディジ
タル信号Ｘ、および”’ｌ＋！Ｉの位相差は零になり遅
延補正されたことになる。
第５図はこの発明の第３実施例のプ・ロック構成図であ
る。この図において１，２．４−；ｏけ第１図と同一で
ある。
る。この図において１，２．４−；ｏけ第１図と同一で
ある。
遅延補正装置１３は遅延演算装置１３ａおよび計数回路
１３ｂで構成さｈている□遅延演算装置１１３ａは第１
図の実施例で説明した遅延演算装置３ａと同一である。
１３ｂで構成さｈている□遅延演算装置１１３ａは第１
図の実施例で説明した遅延演算装置３ａと同一である。
・
計数回路１３ｂは遅延演算装置１３ａで求めらｈたディ
ジタル遅延値＝２５を計赦し、この計数出力−で第２の
配憶回路２の２５番目から１０４８番目までの配憶場所
に記憶さ引たディジタル信号）’Ｉ＋１８を〇一番目か
ら１０２３番目、１での記憶場所に記憶するようにシフ
トさせる。したがって、第１の記憶回路１および第２の
配憶回路２に記憶され゛たディジタル信号！、およびｙ
＋＋＊ｓの位相差は零になり遅延補正されたことになる
。
ジタル遅延値＝２５を計赦し、この計数出力−で第２の
配憶回路２の２５番目から１０４８番目までの配憶場所
に記憶さ引たディジタル信号）’Ｉ＋１８を〇一番目か
ら１０２３番目、１での記憶場所に記憶するようにシフ
トさせる。したがって、第１の記憶回路１および第２の
配憶回路２に記憶され゛たディジタル信号！、およびｙ
＋＋＊ｓの位相差は零になり遅延補正されたことになる
。
なお、上述の実施例では入出力信号ｘ、ｙをＮ＝１０２
４ポイントサンプリングしＡ−Ｄ 費換して得られたデ
ィジタル信号Ｘ ｉ＋ ３’ Ｈについて説明したが、
サンプリングポイントはこれにのみ限定するわけではな
く、種々変更することができ、また配憶回路の記憶容量
もＮの値のみならず補篤すべき遅延の範囲によって肇わ
ることは言う首でもない。
４ポイントサンプリングしＡ−Ｄ 費換して得られたデ
ィジタル信号Ｘ ｉ＋ ３’ Ｈについて説明したが、
サンプリングポイントはこれにのみ限定するわけではな
く、種々変更することができ、また配憶回路の記憶容量
もＮの値のみならず補篤すべき遅延の範囲によって肇わ
ることは言う首でもない。
第１図はこの発明の第１実施例のシーツク構成図、第２
図は配憶回路に配憶されたディジタル信号Ｘ１＋ｙ１の
データの記憶状ｎお説明図、第３図はディジタル信号Ｘ
６＋時間の遅ねたディレタル信号の相互相関関数のビニ
クの位置を示す図、ＩＦ５図はこの発明の第２実施例の
ブロック構成図、第５図はこの発明のｆＩＸ３実施例の
ブロック構成図□゛１は第１：メ記憶回路、２け第２の
記憶回路、３゜ｉ２．】’ｓは遅延補正装置。 橘１［！］ １？ 第２図 鵠３図 躬４図 ！１１，５図
図は配憶回路に配憶されたディジタル信号Ｘ１＋ｙ１の
データの記憶状ｎお説明図、第３図はディジタル信号Ｘ
６＋時間の遅ねたディレタル信号の相互相関関数のビニ
クの位置を示す図、ＩＦ５図はこの発明の第２実施例の
ブロック構成図、第５図はこの発明のｆＩＸ３実施例の
ブロック構成図□゛１は第１：メ記憶回路、２け第２の
記憶回路、３゜ｉ２．】’ｓは遅延補正装置。 橘１［！］ １？ 第２図 鵠３図 躬４図 ！１１，５図
Claims (4)
- （１）時間Ｔにおけるディジタル信号ｘ１をｍ’４に目
の記憶場所から順次その場所に記憶する第１の記憶回路
と；前記ディジタル信号ｘ１に対し時間ΔＴ遅れた晴間
Ｔ＋ΔＴにおＨるディジタル信号ｙ、を該ディジタル信
号Ｘｉに対し時間ΔＴ遅れ九ままの状態でｍ＋ｄ番目の
記憶場所から順次その場所に記憶する第２の記憶回路と
；前記第１および第２の記憶回路からそれぞれに記憶さ
れたディジタル信号Ｘ、およびｙＩを受領して両ディジ
タル信号の相互相関関数を計算し、その最大ピークの付
量から求めら、 れる前記時間ΔＴに相当するディジタ
ル遅延値ｄを用いて前記第２の記憶回路に記憶された前
記ディジタル信号ｙ、の遅れを補正するための遅延補正
装置とを備えた２チヤネル波形記憶装置。 - （２）前記遅延補正装置は前記ｔＩＬ１および第゛２の
記憶回路に記憶さｔたディジタル信号ｘ、およびｙｌの
相互相関関数を計算し、その最大ピークの位曾から前記
ディジタル遅延値ｄを求め ・る遅延演算装置と、骸デ
ィジタル遅延値ｄを計数して前記第２の記憶回路の配憶
場所ｍ＋ｄ番目からその場所に記憶されたディジタル信
号ｙ、＋ａを読み出すための計数回路と、館２の記憶回
路から読み出されたディジタル信号。 をｐ番目の記憶場所から順次その場所に記憶する第３の
記憶回路と、前Ｐ第１の配憶回路から読み出されたディ
ジタル信号Ｘ、をｐ番目の記憶場所から順次その場所に
記憶する第４の記憶回路とを備えて遅延補正するように
した特許請求の範囲第１項記載の２チヤネル波形紀憶装
置。 - （３）前記遅延補正装置゛け前記第１および第２の記憶
回路に記憶されたディジタル信号Ｘ、およびｙ、の相互
相関関数を計算し、その最大ピークの位置から前記ディ
ジタル遅延値ｄを求める遅延演算装置と、該ディジタル
遅延値ｄを計数して前記第２の配憶回路の配憶場所ｍ＋
ｄ番目からその場所に配憶されたディジタル信号ｙ、を
読み出すための計数回路と、第２の記憶回路から読み、
出されたディジタル信号ｙ、＋ａをｍ番目の記憶場所か
ら順次その場所に記憶する第３の記憶回路とを備えて遅
延補正するようにした特許請求の範囲第１項記載の２チ
ヤネル波形記憶装置。 - （４）、前記遅延補正装置は前記第１および第２の記憶
回路に記憶されたディジタル信号Ｘ、およびｙ、の相互
相関関数を計算し、羊の最大ピークの位置から前記ディ
ジタル遅延値ｄを求める遅延演算装置と、・該ディジタ
ル遅延値ｄを計数し、この計数−出力で前記ＩＫ２の記
憶回路のｍ＋ｄ番目の記憶場所からその場所に記憶され
たディジタル信号ｙ、＋ｄをｍ番目の記憶場所から順次
その場所に配憶するようにシフトさせるための計数回路
とを備えて遅延補止〕るようにした特許請求の範囲第１
項記載の２チヤネル波形記憶装曾。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145020A JPS5846735A (ja) | 1981-09-15 | 1981-09-15 | ２チヤネル波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56145020A JPS5846735A (ja) | 1981-09-15 | 1981-09-15 | ２チヤネル波形記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5846735A true JPS5846735A (ja) | 1983-03-18 |
Family
ID=15375569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56145020A Pending JPS5846735A (ja) | 1981-09-15 | 1981-09-15 | ２チヤネル波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846735A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1981
- 1981-09-15 JP JP56145020A patent/JPS5846735A/ja active Pending
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