JPS5843433Y2 - 安定化電源装置 - Google Patents
安定化電源装置Info
- Publication number
- JPS5843433Y2 JPS5843433Y2 JP14020878U JP14020878U JPS5843433Y2 JP S5843433 Y2 JPS5843433 Y2 JP S5843433Y2 JP 14020878 U JP14020878 U JP 14020878U JP 14020878 U JP14020878 U JP 14020878U JP S5843433 Y2 JPS5843433 Y2 JP S5843433Y2
- Authority
- JP
- Japan
- Prior art keywords
- control
- winding
- circuit
- voltage
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
- Protection Of Static Devices (AREA)
Description
【考案の詳細な説明】
本考案は安定化電源装置に係り、とくにパルス幅制御ト
ランスを用いた安定化電源装置に関する。
ランスを用いた安定化電源装置に関する。
現在市販されているパルス幅制御方式の安定化電源装置
は、トランジスタ、サイリスタ等のスイッチング素子の
導通時間を制御することによって出力電圧を安定化して
いる。
は、トランジスタ、サイリスタ等のスイッチング素子の
導通時間を制御することによって出力電圧を安定化して
いる。
この場合、負荷側に短絡事故が生じると、前記スイッチ
ング素子に過大電流が流れて破損するから、負荷に直列
に短絡検出用抵抗器を挿入し、その短絡検出用抵抗器両
端の電圧を利用して短絡事故を検出し、前記スイッチン
グ素子を保護するようにしている。
ング素子に過大電流が流れて破損するから、負荷に直列
に短絡検出用抵抗器を挿入し、その短絡検出用抵抗器両
端の電圧を利用して短絡事故を検出し、前記スイッチン
グ素子を保護するようにしている。
ところで、前記短絡検出用抵抗器を負荷の接地側に挿入
したときには、負荷の片側を直接接地できない不都合が
あり、また短絡検出用抵抗器を負荷の高圧側に挿入した
ときは高電圧の場合に危険であり、また短絡検出回路が
接地レベルから浮くことになり構成が複雑化する。
したときには、負荷の片側を直接接地できない不都合が
あり、また短絡検出用抵抗器を負荷の高圧側に挿入した
ときは高電圧の場合に危険であり、また短絡検出回路が
接地レベルから浮くことになり構成が複雑化する。
さらに、負荷に大電流を供給する場合には、短絡検出用
抵抗器の抵抗値の設定が困難となり、その消費電力が非
常に大きくなってしまう欠点がある。
抵抗器の抵抗値の設定が困難となり、その消費電力が非
常に大きくなってしまう欠点がある。
本考案は、上記の点に鑑み、トランス自体でパルス幅制
御を実行可能なパルス幅制御トランスを用いて、負荷を
接続する出力回路に抵抗器等を挿入することなく短絡事
故に対する保護動作を実行可能な安定化電源装置を提供
しようとするものである○ 以下、本考案に係る安定化電源装置の実施例を図面に従
って説明する。
御を実行可能なパルス幅制御トランスを用いて、負荷を
接続する出力回路に抵抗器等を挿入することなく短絡事
故に対する保護動作を実行可能な安定化電源装置を提供
しようとするものである○ 以下、本考案に係る安定化電源装置の実施例を図面に従
って説明する。
第1図は本考案の第1実施例であって直流安定化電源装
置を示す。
置を示す。
この図において、パルス幅制御トランス101次巻線N
1には、スイッチングトランジスタ等のスイッチング素
子を有していて前記1次巻線N□に矩形波電圧を加える
コンバータ2が接続される。
1には、スイッチングトランジスタ等のスイッチング素
子を有していて前記1次巻線N□に矩形波電圧を加える
コンバータ2が接続される。
また2次巻線N2はセンタタップを有しており、この2
次巻線N2に整流用ダイオードD1 、D2 、リアク
トルL及びコンデンサC工から成る両波整流回路3が接
続され、この両波整流回路3の出力直流電圧V。
次巻線N2に整流用ダイオードD1 、D2 、リアク
トルL及びコンデンサC工から成る両波整流回路3が接
続され、この両波整流回路3の出力直流電圧V。
utが負荷4に供給される。
前記パルス幅制御トランス1には、補助電源巻線N3及
び制御巻線N4.N5が設けられており、その補助電源
巻線N3の交流出力を整流用ダイオードD3、コンデン
サC2で整流した動作用電圧vcが制御回路5に加えら
れる。
び制御巻線N4.N5が設けられており、その補助電源
巻線N3の交流出力を整流用ダイオードD3、コンデン
サC2で整流した動作用電圧vcが制御回路5に加えら
れる。
前記制御巻線N4 tN5及び短絡検出用抵抗器R1は
直列に接続され、これらに制御回路5より制御電流Ic
が供給される。
直列に接続され、これらに制御回路5より制御電流Ic
が供給される。
パルス幅制御トランス1は、本考案者の提案によるもの
であって、その構造の1例を第2図に示す○この図にお
いて、パルス幅制御)ランス1の磁心10は、主磁路を
或す磁心10Aと、バス磁路を戊す磁心10Bの組合せ
から戒り、磁心10AはUI型磁心で、磁心10BはE
I型磁心で夫々構成される。
であって、その構造の1例を第2図に示す○この図にお
いて、パルス幅制御)ランス1の磁心10は、主磁路を
或す磁心10Aと、バス磁路を戊す磁心10Bの組合せ
から戒り、磁心10AはUI型磁心で、磁心10BはE
I型磁心で夫々構成される。
そして、1次巻線N□は磁心10Aの一方の脚と磁心1
0Bの中脚とに共通に巻回され、2次巻線N2は磁心1
0Aの他方の脚に巻回される。
0Bの中脚とに共通に巻回され、2次巻線N2は磁心1
0Aの他方の脚に巻回される。
また補助電源巻線N3は、1次巻線N□と同じ脚に巻回
される。
される。
一方、制御巻線N4 。N5は夫々磁心10Bの側脚に
巻回され、1次巻線N1に入力電圧を印加したとき、各
制御巻線N4.N5に夫々誘起される電圧が打消し合う
ように直列接続される。
巻回され、1次巻線N1に入力電圧を印加したとき、各
制御巻線N4.N5に夫々誘起される電圧が打消し合う
ように直列接続される。
上記の如きパルス幅制御トランス1は、制御巻線N4.
N5に流す制御電流Icを変えることによりバス磁路を
或す磁心10Bの磁化状態を変化させることができ、ひ
いては2次巻線N2に現れる電圧のパルス幅を制御可能
な特性を有している。
N5に流す制御電流Icを変えることによりバス磁路を
或す磁心10Bの磁化状態を変化させることができ、ひ
いては2次巻線N2に現れる電圧のパルス幅を制御可能
な特性を有している。
制御回路5は、第3図の如く、前記補助電源巻線N3の
交流出力を整流して得た動作用電圧■。
交流出力を整流して得た動作用電圧■。
の供給を受けて制御巻線N4 、N5及び短絡検出用抵
抗器R0の直列回路に制御電流I。
抗器R0の直列回路に制御電流I。
を流すトランジスタQ□と、このトランジスタQ□のベ
ース回路に設けられるトランジスタQ2 、Q3とを有
している。
ース回路に設けられるトランジスタQ2 、Q3とを有
している。
前記直流出力電圧■。utは、抵抗器R2、可変抵抗器
VR及び抵抗器R3の直列回路に加えられるとともに、
抵抗器R4を介してトランジスタQ1のベース、トラン
ジスタQ2.Q3のコレクタに印加される。
VR及び抵抗器R3の直列回路に加えられるとともに、
抵抗器R4を介してトランジスタQ1のベース、トラン
ジスタQ2.Q3のコレクタに印加される。
トランジスタQ2のベースは、直流出力電圧■。
utを検出するためのツェナーダイオードZDを介して
可変抵抗器VRに接続される。
可変抵抗器VRに接続される。
この可変抵抗器VRは、直流出力電圧■。
utの設定基準値を調節するためのものである。
前記トランジスタQ3のベース、エミッタ間には前記短
絡検出用抵抗器R1の両端の電圧が加えられる。
絡検出用抵抗器R1の両端の電圧が加えられる。
ここで、短絡検出用抵抗器R0は、通常の最大負荷に対
応した制御電流Icの範囲内ではトランジスタQ3を作
動させたち・ような値に設定される。
応した制御電流Icの範囲内ではトランジスタQ3を作
動させたち・ような値に設定される。
以上の第1実施例の構成において、負荷4側に異常がな
い場合、直流出力電圧■。
い場合、直流出力電圧■。
utが設定基準値となるように制御されている。
この状態では、制御回路5のツェナーダイオードZDは
ブレークオーバーしていてトランジスタQ2が導通状態
となっている。
ブレークオーバーしていてトランジスタQ2が導通状態
となっている。
今、直流出力電圧■。utが設定基準値よりも太き(な
ると、トランジスタQ2のベース電流が増え、トランジ
スタQ□のペース電流が減少して制御電流Icが少くな
る。
ると、トランジスタQ2のベース電流が増え、トランジ
スタQ□のペース電流が減少して制御電流Icが少くな
る。
従って、バス磁路を成す磁心10Bの磁化の度合が低く
なり、2次巻線N2に誘起される電圧のパルス幅が減じ
る。
なり、2次巻線N2に誘起される電圧のパルス幅が減じ
る。
これにより、直流出力電圧■。utは減少する方向に制
御を受ける。
御を受ける。
逆に、直流出力電圧■。
utが設定値よりも小さくなると、トランジスタQ2の
ペース電流が減じ、この結果、トランジスタQ□のペー
ス電流が増加して制御電流Icが大きくなる。
ペース電流が減じ、この結果、トランジスタQ□のペー
ス電流が増加して制御電流Icが大きくなる。
従って、2次巻線N2の電圧のパルス幅が増加し、これ
により直流出力電圧■。
により直流出力電圧■。
utは増加する方向に制御を受ける。そのようにして、
通常の場合の直流出力電圧■outの安定化制御が実行
されるが、負荷4側に短絡事故が生じると、直流出力電
圧■。
通常の場合の直流出力電圧■outの安定化制御が実行
されるが、負荷4側に短絡事故が生じると、直流出力電
圧■。
utが著しく低下する。
このため、トランジスタQ2は遮断状態となり、トラン
ジスタQ1を通じて過大な制御電流Icが流れる。
ジスタQ1を通じて過大な制御電流Icが流れる。
この結果、短絡検出用抵抗器R□両端の電圧がトランジ
スタQ3を導通させるのに充分な電圧となり、トランジ
スタQ3が導通する。
スタQ3を導通させるのに充分な電圧となり、トランジ
スタQ3が導通する。
この結果、トランジスタQ1は遮断状態に変わり、制御
電流Icも遮断される。
電流Icも遮断される。
そのため、バス磁路を或す磁心10Bが殆んど磁化され
ていない状態となり、パルス幅制御トランス101次側
より2次側への電力伝送は殆んど行われなくなる。
ていない状態となり、パルス幅制御トランス101次側
より2次側への電力伝送は殆んど行われなくなる。
この結果、負荷側回路に抵抗素子等を挿入することなく
、短絡事故を検出してコンバータ2のスイッチング素子
を破損から保護できる。
、短絡事故を検出してコンバータ2のスイッチング素子
を破損から保護できる。
なお、制御回路5の抵抗器R4は、トランジスタQ1の
コレクタ、ベース間に接続するようにしてもよい。
コレクタ、ベース間に接続するようにしてもよい。
第4図は本考案の第2実施例であって交流安定化電源装
置を示す。
置を示す。
この図において、ランプ、ヒーター等の直接交流で駆動
可能な負荷4Aがパルス幅制御トランス1の2次巻線N
2に直接接続される。
可能な負荷4Aがパルス幅制御トランス1の2次巻線N
2に直接接続される。
また、制御回路5Aは交流出力電圧V。utな検出して
制御巻線N4.N5及び短絡検出用抵抗器R1の直列回
路に供給する制御電流Icを制御するようになっている
。
制御巻線N4.N5及び短絡検出用抵抗器R1の直列回
路に供給する制御電流Icを制御するようになっている
。
その他の構成は第1図の場合と同様である。
前記制御回路5Aは、交流出力電圧V。
utを整流するためのブリッジ整流器20を有しており
、このブリッジ整流器20の整流出力は抵抗器R2、可
変抵抗器VR,抵抗器R3の直列回路に印加される。
、このブリッジ整流器20の整流出力は抵抗器R2、可
変抵抗器VR,抵抗器R3の直列回路に印加される。
その直列回路にはコンデンサC3、C4の直列回路が並
列接続され、それらのコンデンサC3sC4の接続点は
可変抵抗器VRの可変端子に接続されかつツェナーダイ
オードZDを介してトランジスタQ2に接続される0こ
の結果、ツェナーダイオードZDには交流出力電圧v′
outの実効値に比例した直流電圧が印加されることに
なる。
列接続され、それらのコンデンサC3sC4の接続点は
可変抵抗器VRの可変端子に接続されかつツェナーダイ
オードZDを介してトランジスタQ2に接続される0こ
の結果、ツェナーダイオードZDには交流出力電圧v′
outの実効値に比例した直流電圧が印加されることに
なる。
その他の構成は第3図の場合と実質的に同じである。
なお、抵抗器R4はトランジスタQ1のコレクタ、ベー
ス間に挿入してもよい。
ス間に挿入してもよい。
上記第2実施例によれば、所望の交流出力電圧V、;u
jに応じて制御回路5A内の各素子及び制御電流Ic等
を適当に設定することにより、通常の負荷状態において
交流出力電圧■Qutの実効値の安定化制御が可能であ
る。
jに応じて制御回路5A内の各素子及び制御電流Ic等
を適当に設定することにより、通常の負荷状態において
交流出力電圧■Qutの実効値の安定化制御が可能であ
る。
また、負荷4A側に短絡事故が生じた場合には、前述の
第1実施例と同様の動作により制御電流Icを零にする
ことができる。
第1実施例と同様の動作により制御電流Icを零にする
ことができる。
この結果、コンバータ2のスイッチング素子の保護が可
能である。
能である。
なお、制御回路及びコンバータ回路の構成は適宜変更可
能である。
能である。
叙上のように、本考案によれば、パルス幅制御トランス
を用いて、負荷を接続する出力回路に抵抗器等を挿入す
ることなく短絡事故に対する保護動作を実行可能な安定
化電源装置を得る。
を用いて、負荷を接続する出力回路に抵抗器等を挿入す
ることなく短絡事故に対する保護動作を実行可能な安定
化電源装置を得る。
第1図は本考案に係る安定化電源装置の第1実施例を示
す回路図、第2図は実施例にて用いるパルス幅制御トラ
ンスの構造の1例を示す分解斜視図、第3図は制御回路
の回路図、第4図は第2実施例を示す回路図、第5図は
制御回路の回路図である。 1・・・・・・パルス幅制御)ランス、2・・・・・・
コンバータ、3・・・・・・両波整流回路、4,4A・
・・・・・負荷、5.5A・・・・・・制御回路、10
・・・・・・磁心、20・・・・・・ブリッジ整流器、
C□乃至C4・・・・・・コンデンサ、D工乃至D3・
・・・・・ダイオード、N工・・・・・・1次巻線、N
2・・・・・・2次巻線、N3・・・・・・補助電源巻
線、N4tN5・・・・・・制御巻線、R1乃至R4・
・・・・・抵抗器、VR・・・・・・可変抵抗器、Q□
乃至Q3・・・・・・トランジスタ、ZD・・・・・・
ツェナーダイオード。
す回路図、第2図は実施例にて用いるパルス幅制御トラ
ンスの構造の1例を示す分解斜視図、第3図は制御回路
の回路図、第4図は第2実施例を示す回路図、第5図は
制御回路の回路図である。 1・・・・・・パルス幅制御)ランス、2・・・・・・
コンバータ、3・・・・・・両波整流回路、4,4A・
・・・・・負荷、5.5A・・・・・・制御回路、10
・・・・・・磁心、20・・・・・・ブリッジ整流器、
C□乃至C4・・・・・・コンデンサ、D工乃至D3・
・・・・・ダイオード、N工・・・・・・1次巻線、N
2・・・・・・2次巻線、N3・・・・・・補助電源巻
線、N4tN5・・・・・・制御巻線、R1乃至R4・
・・・・・抵抗器、VR・・・・・・可変抵抗器、Q□
乃至Q3・・・・・・トランジスタ、ZD・・・・・・
ツェナーダイオード。
Claims (1)
- 1次巻線、2次巻線及び制御巻線を有し、その制御巻線
に制御電流を流すことにより2次巻線の出力電圧のパル
ス幅を制御可能なパルス幅制御トランスと、このパルス
幅制御トランスの1次巻線に出力を供給する変換器と、
前記制御巻線に対して直列に挿入される抵抗素子と、前
記2次巻線側の出力電圧の変動を検出して前記制御巻線
に制御電流を供給するとともに前記抵抗素子両端の電圧
を検出して該抵抗素子両端の電圧が一定値以上となった
とき前記制御電流を遮断乃至低減する制御回路とを備え
たことを特徴とする安定化電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14020878U JPS5843433Y2 (ja) | 1978-10-14 | 1978-10-14 | 安定化電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14020878U JPS5843433Y2 (ja) | 1978-10-14 | 1978-10-14 | 安定化電源装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5556486U JPS5556486U (ja) | 1980-04-16 |
JPS5843433Y2 true JPS5843433Y2 (ja) | 1983-10-01 |
Family
ID=29114950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14020878U Expired JPS5843433Y2 (ja) | 1978-10-14 | 1978-10-14 | 安定化電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5843433Y2 (ja) |
-
1978
- 1978-10-14 JP JP14020878U patent/JPS5843433Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5556486U (ja) | 1980-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1286719C (en) | Shutdown circuit for blocking oscillator power supply | |
JPS6024664B2 (ja) | スイツチング形電源回路 | |
JPS5843433Y2 (ja) | 安定化電源装置 | |
JP4697825B2 (ja) | 交流電圧調整装置 | |
JPH02133067A (ja) | スイッチング電源 | |
EP0019096A1 (en) | DC-DC converter with current and voltage regulation | |
JPH0687654B2 (ja) | スイツチング電源回路 | |
JPS631028B2 (ja) | ||
JPH069591Y2 (ja) | スイツチングレギユレ−タ | |
JP3338309B2 (ja) | 電源回路 | |
JPH06276734A (ja) | 過電流保護回路 | |
JP2628198B2 (ja) | 共振形電源装置及びそれを用いた感熱式プリンタ | |
JPH0340080Y2 (ja) | ||
JP3543287B2 (ja) | 電源回路 | |
JPH054014Y2 (ja) | ||
JPH076711Y2 (ja) | 磁気制御型スイッチングレギュレータの過電流保護回路 | |
JPH0534228Y2 (ja) | ||
JPS61210870A (ja) | スイツチングレギユレ−タ | |
JPH0545117Y2 (ja) | ||
JPS642503Y2 (ja) | ||
JPH0564351A (ja) | スイツチング電源装置の過電流保護回路 | |
JPS6359765A (ja) | カレント・トランス出力回路 | |
JPH05308774A (ja) | 電源装置 | |
JPS6169370A (ja) | スイツチング・レギユレ−タの保護回路 | |
JPH05176449A (ja) | スイッチング電源 |