JPS5843032A - Digital-analog converter - Google Patents
Digital-analog converterInfo
- Publication number
- JPS5843032A JPS5843032A JP14086481A JP14086481A JPS5843032A JP S5843032 A JPS5843032 A JP S5843032A JP 14086481 A JP14086481 A JP 14086481A JP 14086481 A JP14086481 A JP 14086481A JP S5843032 A JPS5843032 A JP S5843032A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- output
- digital
- analog
- set value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1009—Calibration
- H03M1/1028—Calibration at two points of the transfer characteristic, i.e. by adjusting two reference values, e.g. offset and gain error
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、例えばデジタルコンピュータからのデジタル
データをアナaダデータに変換して出力丁゛木デジタル
ーアナログ変換装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital-to-analog conversion device that converts digital data from, for example, a digital computer into analog data and outputs it.
この種のデジタル−アナログ(以下D/ムと称丁)変換
装置における基準設定値の調整は、それに含まれるD/
ム変換器の可変抵抗器を調整することによっていた。ま
た、無調整の場合、 D/ム変換器な高精度なものとな
るように構成する必要があった。Adjustment of the standard setting value in this type of digital-to-analog (hereinafter referred to as D/mu and name) conversion device is performed by
by adjusting the variable resistor of the system converter. In addition, in the case of no adjustment, it was necessary to construct a highly accurate D/MU converter.
かようなり/A変換器に基づく基準設定値の調11は、
とのD/h変換器の出力部で較正されているため、Vム
変換器の後段にドライバ回路等を設けた場合、このドラ
イバ回路等も必ず較正な行わねばならなかった。Key 11 of the reference setting based on the Kanonari/A converter is:
Since the output section of the D/h converter is calibrated, if a driver circuit or the like is provided after the VMU converter, this driver circuit must also be calibrated.
また、D/ム変換装置の基準設定値の1!1I11は、
それを構成するD/ム変換器、マルチプレフナ等のそれ
ぞれの違いに応じて行わなければならない欠点があった
。In addition, the standard setting value of the D/MU converter, 1!1I11, is
There is a drawback in that it has to be done depending on the differences in the D/MU converter, multi-preference unit, etc. that constitute it.
本実I!Jllの目的+2.上述した点に鑑み、D/ム
変換装置を構成する偵1it)回路の違いとは無関係に
変換装置全体の基準、設定値の較正ができ、また、Vム
変換器の後段にドライバー路が介在してもそのドライバ
回路の較正を不必要と、したVム変換装置を提供すると
とにある。Honest I! Purpose of Jll +2. In view of the above points, it is possible to calibrate the standards and set values of the entire converter regardless of differences in the circuits that make up the D/MU converter, and also to provide a driver path at the downstream stage of the VMU converter. An object of the present invention is to provide a voltage converter that does not require calibration of its driver circuit even if the driver circuit is used.
以下図面に基づいて本実@を、詳細に′#1.明する。Below is a detailed explanation of '#1. based on the drawings. I will clarify.
纂l■K、本発明を応用したアナログ−デジタル(以下
ム/Dと称す)変換およびVAR換を行う電子装置を示
す。ここで、マルチプレク? MPXの入力チャネル数
は5であり、そのチャネルI CHIKアナログ入力信
号5It−導゛入し、チャネル2 CHIおよびチャネ
ル3 CH3にはそれぞれ基準電圧)!v1およびEV
2 (〜EVI )のそれぞれを供給する。マルチプレ
クサMPXにおける切換動作は演算@mm CPυか
らの制御信号Qαに基づいて行われ、その切換選択され
た出力年号sxo Vtム/D[換器CADに供給する
。こt) A/D変換器CムDで得られた変換デジタル
信号SAD’を演算#!&履部CPU K導入して、こ
の信号8ADに基づいて必要な演算ななす。その演算結
果に基づいたデジタル信号80RをD/ム変換鋤CDA
に導入して2つのアナログ信号SムlおよびSi2 K
変換し、そのそれぞれを出力駆動部DRIおよび出力駆
動部DR2のそれぞれに供給する。岡山力駆動部DRI
およびDR20岡山力値号801および802を本電子
装置の出力信号とすると共に、マルチプレクサMPXの
チャネル゛;a CH4およびチャネル50H5のそれ
ぞれに導入する。1 shows an electronic device that performs analog-to-digital (hereinafter referred to as M/D) conversion and VAR conversion to which the present invention is applied. Multiplex here? The number of input channels of MPX is 5, and channel I CHIK inputs the analog input signal 5It-, and channel 2 CHI and channel 3 CH3 each receive a reference voltage)! v1 and EV
2 (~EVI). The switching operation in the multiplexer MPX is performed based on the control signal Qα from the calculation @mm CPυ, and the selected output year sxo Vtm/D [is supplied to the switch CAD. t) Calculate the converted digital signal SAD' obtained by the A/D converter CmuD. & CPU K is introduced to perform necessary calculations based on this signal 8AD. The digital signal 80R based on the calculation result is converted into D/MU conversion plow CDA.
Introducing two analog signals Sml and Si2K
and supply each of them to each of the output driver DRI and the output driver DR2. Okayama force drive unit DRI
and DR20 Okayama force values 801 and 802 are used as output signals of the electronic device, and are introduced into channels CH4 and 50H5 of the multiplexer MPX, respectively.
上記構成による動作について説明する。m18に示した
装置のオフセットおよび利得の較正な行装置の電源を投
入して、較正動作を開始させる。The operation of the above configuration will be explained. Calibrate the offset and gain of the device shown in m18. Power on the device and begin the calibration operation.
演算処理部CPUからの制御信号CMXによって、マル
チプレクサMPXの切換動作をチャネル20H2とする
(ステップ211)。次に演算処理部CPU内において
演算な行50に必要なデータ格納な行う鳩上の利得調整
項を幻の、またオフセット項を0FFAL)とする。こ
れらのl[OKAD= 1 、0FFAD = 0と設
定する(ステップ213)。ところで、1ルチプレクサ
MPXのチャネル20H240選択により、基準電圧バ
!が選択され、マルチプレクサMPXの出°力信号8x
Oとなり、A/D変換器CADKよってデジタル化され
た信号8ADとして演算処理部CPUに供給される。そ
のときの演算処理部CPUKおける信号8ADの測定に
よる内部表現をx′vlとする。また。Using the control signal CMX from the arithmetic processing unit CPU, the switching operation of the multiplexer MPX is set to channel 20H2 (step 211). Next, in the arithmetic processing unit CPU, the gain adjustment term for storing necessary data in the arithmetic line 50 is set to phantom, and the offset term is set to 0FFAL). These l[OKAD=1, 0FFAD=0 are set (step 213). By the way, by selecting channel 20H240 of 1 multiplexer MPX, the reference voltage bar! is selected and the output signal 8x of multiplexer MPX
0, and is supplied to the arithmetic processing unit CPU as a digitized signal 8AD by the A/D converter CADK. The internal representation based on the measurement of the signal 8AD in the arithmetic processing unit CPUK at that time is assumed to be x'vl. Also.
一般ニマルチプレクナMPXをチャネルICHIK切換
えて、アナログ入力信号SIの電圧vv渕定し赫 、
た場合にお砂る演算地理部CPUの内S表現t′xとし
、電圧バ1に対応する電圧の内部l!現をvlとする。If the general multiplexer MPX is switched to the channel ICHIK and the voltage vv of the analog input signal SI is determined, then the S expression t'x in the calculation geography section CPU is expressed as t'x, and the voltage corresponding to the voltage bar 1 is expressed as t'x. Internal l! Let the current value be vl.
そのような状態において、ステップ215にて。In such a situation, at step 215.
次の一般式で表わされる演算を、第2図(6)に示すす
/プログラム1に基づいて実行する。The calculation expressed by the following general formula is executed based on the program 1 shown in FIG. 2 (6).
X6=にムD[x+oFrAp)−Vl)+V1
(すまた、このオフセット項0FFADは、0FFA
D = Vl −XYI (2)で
与えられるから、(1)により読取出力データxeは、
Xs = X + (vl −xvl )
(a)に
よって求められる。従って、”A/D I!換を行う経
路中でのオフセットの影響がな(なる。すなわち、ステ
ップ21jで得た電圧Vの内部データXo (1XV1
)に基づき、ム/D変換動作を行うべき全体のオフセ
ットに対応するRAM上オフセット頂0FFADを(V
l−XVI)によって求めて、先にステップ213で設
定した10”とt換する(ステップ220)。このよう
に演算処mgcpty内部で単純な計暮を行うのみで、
A/D変換器CADを含めたh/DK換装置としての全
体のオフセット調整項0FFADの較正ができ、オ7セ
ツシ調整を不必要とする。また、装、置の回路状態が経
年変化して、オフセットが変化して一対熟することがで
きる。X6=D[x+oFrAp)-Vl)+V1
(Also, this offset term 0FFAD is 0FFA
Since D = Vl - XYI is given by (2), the read output data xe according to (1) is: Xs = X + (vl - xvl)
It is determined by (a). Therefore, there is no effect of offset in the path for A/D I! conversion. In other words, the internal data Xo (1XV1
), the RAM offset apex 0FFAD corresponding to the entire offset for which the M/D conversion operation should be performed is determined by (V
l -
The offset adjustment term 0FFAD of the entire h/DK converter including the A/D converter CAD can be calibrated, making offset adjustment unnecessary. In addition, as the circuit state of the device changes over time, the offset changes and the pair becomes ripe.
次に利得調整について説明する。演算処jliBCPυ
からの制御信号CMK Kよって、マルチプレクサMP
X t−チャネルI CHIが選択されるよ5に切換え
る(゛ステップーat)、これにより、基準電圧W’R
をム/D変換し、そOデジタル化信号lea t−演算
゛処理部CPUに供給する。−この演算感理@ CPU
Kよる基準電圧W2の内部表現なXV2とする。また
、一般にアナログ入力信号SIの電圧Vの内部表現なX
とし、基準電圧ハ’2 K対応する電圧の内部表現なり
2とする。かような状態でステップ233 Kよって再
びすププログラム1を実行する。ステップ213の初、
期設定によって利得んの=10状態にあるので、
X=((XVZ+O]i’FAD)−Vl)+V1
(4)が計算される。なお、オフセット項0FF
ADはステツブ220 テ設定した如(,0FFAD=
Vl−XVIであるから、(旬式は、
x = xvz −xvi + Vl
(5)として表わされる。これより、
XV2− XVI = X −Vl
(6)が得られる。Next, gain adjustment will be explained. Arithmetic processing jliBCPυ
The control signal CMK from K is therefore the multiplexer MP
Switch to 5 so that X t-channel I CHI is selected (step-at), which causes the reference voltage W'R
The digital signal is subjected to MU/D conversion, and the digitized signal is supplied to the arithmetic processing unit CPU. -This calculation sense @ CPU
Let XV2 be an internal representation of the reference voltage W2 by K. In addition, in general, X is an internal representation of the voltage V of the analog input signal SI.
Let the internal representation of the corresponding voltage be 2, and the reference voltage H'2 K is the internal representation of the corresponding voltage. In this state, the program 1 is executed again in step 233K. First step 213,
Due to the period setting, the gain is in the state of 10, so X = ((XVZ + O] i'FAD) - Vl) + V1
(4) is calculated. In addition, the offset term 0FF
AD is set to step 220 (,0FFAD=
Since Vl-XVI, (the seasonal formula is x = xvz -xvi + Vl
(5). From this, XV2- XVI = X - Vl
(6) is obtained.
また、利得KADな含めた一般式では、V2=KAD(
(XVZ十0FFAD) −Vl)+VI L7
)である。(4)式および(η式より、利得KADを求
めると、
2−VI
XV2− XVI (8’となる。In addition, in the general formula including gain KAD, V2=KAD(
(XVZ10FFAD) -Vl)+VI L7
). The gain KAD is obtained from equation (4) and (η equation) as follows: 2-VI XV2- XVI (8').
(8)弐K(6)式を代入すると、VI −Vl
”””’
KAD = −(匈
X −v五
が得られる。この(9)式に従った演算を行う(ステッ
プ23s)ことにより、A/D変換の利得を較正すこの
ように、演算処理部cPυ内で単純な計算を行うことの
みで、A/D変換器CADを含めたム/D変換薄金体の
利得調at−不必要とする。tた、装置状態の経年変化
に対しても対処することができる0次に、 D/A責換
器CDムおよび出力駆動1!DR1#D■な含めた較正
について説明する。その動作の流れを第3a1(2)、
@および(QK示す、ここで、先ず演算処理部CPUか
らの制御信号CMXの指令によって、マルテプレクtM
PXにおいてチャネル4C1[4を切換選択する(ステ
ップ$11 )。これによって出力1側を適訳する。次
いで、演算処理部CPUにおいて、D/ム変換出カlの
利得114!I項KDAI= 1 、D/ム変換出力1
のオフセット駒整項0FFDム皿=Oと初期設定する(
ステップ313)@シがる後、デジタル化して出力すべ
きデータXrY、演算処理部CPU内での基*鹸定値D
AVIに設定−する(ステップ−15)。このような状
態で、ステップ317において、次の(1G)式で表わ
される演算を、第3図(2)に示すサブプロダラム2に
基づいて実行する。(8) 2K Substituting equation (6), we get VI −Vl
"""' KAD = -(匈X -v5) is obtained.By performing the calculation according to this equation (9) (step 23s), the gain of A/D conversion is calibrated. By simply performing simple calculations in the part cPυ, gain adjustment of the mu/D converter thin metal body including the A/D converter CAD can be made unnecessary.In addition, it is possible to eliminate the need for gain adjustment of the mu/D converter thin metal body including the A/D converter CAD. Next, we will explain the calibration including the D/A converter CDM and output drive 1!DR1#D.The flow of its operation is described in Section 3a1(2).
@ and (QK are shown. Here, first, by the command of the control signal CMX from the arithmetic processing unit CPU, the multiplayer tM
Channel 4C1[4 is switched and selected in PX (step $11). This allows the output 1 side to be translated appropriately. Next, in the arithmetic processing unit CPU, the gain of the D/mu conversion output l is 114! I term KDAI = 1, D/mu conversion output 1
Initialize the offset piece adjustment term 0FFD piece = O (
Step 313) Data XrY to be digitized and output after conversion, base*ken constant value D in the arithmetic processing unit CPU
Set to AVI (step-15). In this state, in step 317, the calculation expressed by the following equation (1G) is executed based on the sub-program 2 shown in FIG. 3(2).
Xo”:KADI(Xr−DAVI) +DAV1+0
FFDAI (10)ここで、Xoは実際の出力デー
タ、Xrは出力すべきデータである。このデータXo
f表わすデジタル信号scnが、演算処理部CPUから
D/ム変換器0のに供給される。こOD/ム変換@CD
ムによってアナログ化された信号Sム!を出力駆動11
DR1に供給し、それの出力信号801をマルチプレク
サMPxを介してム/D変換I! CAD K供給する
。このA/D変換器CADによってデジタル化された信
号5AD)k演算処理部CPUが読取る。その絖職りは
、ステップ321にて第3図(Qに示すナププロンラム
1な実行/
することによって行われる。なお、ここでム/D[換に
おける利得MADおよびオフセラ) 0FFADはステ
ップ23s、までKRK設定された値を計算に利用する
。Xo”: KADI (Xr-DAVI) +DAV1+0
FFDAI (10) Here, Xo is actual output data and Xr is data to be output. This data
A digital signal scn representing f is supplied from the arithmetic processing unit CPU to the D/MU converter 0. OD/MU conversion @CD
Signal converted into analog by Smu! The output drive 11
DR1, and its output signal 801 is passed through a multiplexer MPx to the M/D conversion I! CAD K supply. The signal 5AD) digitized by this A/D converter CAD is read by the arithmetic processing unit CPU. The threading is carried out in step 321 by executing the nappron ram 1 shown in FIG. Use the set value for calculation.
その読取出力データXroが、基準設定値−ηと比較し
て所定範囲内(±J)に収っているか判定する。つまり
、データXrOを先ず基準&定値D1&V1十所定量−
を上まわっているか否か判定する(ステップs*= )
ahもし、Xro > DAVI + J (=肯定
)すらば、オフセット調整項0FFD五1を竺定微小量
だけ減じて(ステップ32s)、ステップ321に移行
する。もし、ステップ3宜I Kて否定判定(Xro
<DAVI +J )ならば、そのデータXrOが基準
設定値DムV!−所定量Jv下まわっているか否か判定
する(ステップ529)。もし、肯定判定(Xro <
Dムyt −a )ならばオフセット調整項0FFDA
l t’所定微小量だけ増大させた(ステップ531)
後、ステップ315[j!つて上述した動作を繰り返す
。すなわち、ステップ32sあるいは331でインクリ
メントあるいはデクリメントされたD/A変換のオフセ
ット調I1項0FFDAIの新しい値に基づいて、 (
10)弐に従った計算を行5(ステップ5xyL次いで
、ステップ121 Icよって求めた読取出力データx
r。The read output data Xro is compared with the reference setting value -η to determine whether it is within a predetermined range (±J). In other words, first set the data XrO as the reference & constant value D1 & V1 +
Determine whether it exceeds (step s*=)
ah, if Xro > DAVI + J (=affirmative), the offset adjustment term 0FFD51 is subtracted by a very small amount (step 32s), and the process moves to step 321. If step 3 IK is negative judgment (Xro
<DAVI +J), then the data XrO is the reference setting value DmuV! - Determine whether or not the amount has fallen below a predetermined amount Jv (step 529). If affirmative judgment (Xro <
Dm yt −a ), then the offset adjustment term 0FFDA
l t' increased by a predetermined minute amount (step 531)
After that, step 315 [j! Then repeat the operation described above. That is, based on the new value of the D/A conversion offset key I1 term 0FFDAI incremented or decremented in step 32s or 331, (
10) Calculate according to line 5 (step 5xyL, then step 121 Ic)
r.
が、f Xr・−DVAI)〉−であれば、D/ム変換
のオフセット調11項0FFDAIをデクリメント(ス
テップ32S)あるいはインクリメント(ステップ33
1)した後、上述した動作なルーグ状に繰り返す、もし
、l Xrl ” DVAI l<J OIE IE内
に収束−jtLば、ステップ329にて肯定判定となり
ループを抜出す。is f
1), the above-mentioned operation is repeated in a loop-like manner, and if it converges within -jtL, an affirmative determination is made in step 329, and the loop is extracted.
これKより、D/ム変換器c瓜および出力駆動部DRI
を含む出力1のVム変換部のオンセット較正がなされる
。From this K, the D/mu converter C and the output driver DRI
Onset calibration of the Vmu converter of output 1 including .
このように演算処理部CPU内で単純な計算な繰り返す
ことKより、D/ム変換における設定値のオフセット調
整を不必要となし、経年変化に対しても対処できる。By repeating simple calculations in the arithmetic processing unit CPU in this manner, offset adjustment of set values in D/MU conversion is unnecessary, and changes over time can also be dealt with.
D/A変換のオフセット項01i’FDAIが較正され
た状態で、演算処理部CPU において出力すべきデー
タXr k DAVIK () DAVI ) K I
R定T 6 (ス? 72351)。しか今後、ステッ
プ353において、第3図@に示すサブプログラム2な
実行する。そのときの出力データXoは、
X@=KADI (DAVIK−DAVI)+DAVl
十0FFDAIとなる。このデータXOK基、づくア
ナログ出力信号801な、マルチプレクサMPXを介し
てA/D変換器CAD Kよりデジタル化する。そのデ
ジタル信号SADを受信して、演算処理部CPUは1.
H1カ信号(1)弐に従ッた計算’kl13図働に示し
たサブプログラムlによって行い、その読IIL出カデ
ータXrOを求める(ステップ35s)。このデータx
roが、先にステップ351で設定した設定値DATI
Kに等しいか否か判定する。つまり、先ずデータXrO
が設定値DAVIKより大きいか否か判定する(ステッ
プ357)。肯定判定(Ire > DAVIK )な
らば、D/ム変換の刹得恥ム1を微小量だ社減じて(ス
テップ359)、ス? ラフ3!if K 戻6 @
t タ、jL? ラフ357にて否定判定(Xr・<D
ATIK )ならば1次にデータXrOが設定値DAT
IKより小さいか否か判定する(ステップ36り。もし
、肯定判定(Xro (DAVIK ) tx ラは、
D/A Rml t) 利得KDAI Y 微小量fe
け増大させて(ステップ36!I ) 、ステップ35
1に戻る。With the offset term 01i'FDAI of D/A conversion being calibrated, the data to be output from the arithmetic processing unit CPU is Xr k DAVIK () DAVI ) K I
R constant T 6 (S? 72351). However, from now on, in step 353, subprogram 2 shown in FIG. 3 is executed. The output data Xo at that time is X@=KADI (DAVIK-DAVI)+DAVl
It will be 10 FFDAI. Based on this data XOK, the resulting analog output signal 801 is digitized by an A/D converter CAD K via a multiplexer MPX. Upon receiving the digital signal SAD, the arithmetic processing unit CPU performs 1.
Calculation according to the H1 signal (1) 2 is performed by the subprogram 1 shown in Figure 13, and the read IIL output data XrO is obtained (step 35s). this data x
ro is the setting value DATI previously set in step 351
Determine whether it is equal to K. In other words, first data XrO
It is determined whether or not is larger than the set value DAVIK (step 357). If the judgment is affirmative (Ire > DAVIK), subtract 1 from the D/MU conversion by a minute amount (step 359), and then select S? Rough 3! if K return 6 @
t ta, jL? Negative judgment at rough 357 (Xr・<D
ATIK ), then the primary data XrO is the set value DAT
Determine whether it is smaller than IK (step 36). If affirmative determination (Xro (DAVIK) tx
D/A Rml t) Gain KDAI Y Minute amount fe
(Step 36!I), Step 35
Return to 1.
ステップ359あるいは383 においてデクリメント
あるいはインクリメン洲された新しい利得肛■0*に基
づき、(10)弐に従いステップ353では新たなデー
タXOを求める。次いで、そのデータX。Based on the new gain value 0* decremented or incremented in step 359 or 383, new data XO is obtained in step 353 according to (10). Next, the data X.
K基づいてステップ355″eは読取出力データXOr
を得る。このデータXorb’設定値DAVKIに等し
くなるまで、上述動作をループ状に繰り返すす続版出力
データXrOが設定値Dム■;に等しくなると、ステッ
プ3−61’にて否定判定、となりループな抜妙出丁。Based on K, step 355''e reads out the read output data XOr
get. The above-mentioned operation is repeated in a loop until this data Xorb' becomes equal to the set value DAVKI. When the subsequent version output data XrO becomes equal to the set value Dm; Myodecho.
これ−よって、Vム変換器CDムおよυ出力駆動部DR
Iを含むD/A変換器における利得KOAIが較正され
る。Therefore, Vmu converter CDmu and υ output driver DR
The gain KOAI in the D/A converter containing I is calibrated.
このように演算処理部CPUにおいて単一な計算を行う
ことによつそ、D/ム変換の利得調整を不必要とするこ
とができ、また利得特性の経年変化に菖3図(2)〜(
Qに示した動作は、4ルチプレクサMPXをチャネル4
CH4とした出力;のD/A変換経路のオフセラ)
0FFDAIおよび利得KDAIの較正であった。同様
な一正動作は、マルチプレクサMPXをチャネル5 C
H5に切換えて出力駆動部DR2の出力2にお社るD/
ム変換経路のオフセットOF’!’DA2#よび一得り
ム2についても可能である。出力2とした場合、纂3図
(2)の流れ図において、ステップ31mの初期設定を
出力2用に利得KDA2およびオフセット0FFDA2
’4設定し、ステップ351では出力2用に設定値D
AY!Kを選択して、第3図(至)〜(0と同様な流れ
による動作を行えばよい。それにより、出力2について
も、D/A変換器CDム、出力駆動部および!ルチプレ
クナMPxのチャネル4 CH4におけるルヘ変換経路
のオフセット・および利得の較正ができる。 ′
以上詳述した如く1本発明によれば、従来の欠点を除去
し、゛例えばA/D変換およびD/ム変換を行う電子装
置K適用して好都合な装置を実現することができる。By performing a single calculation in the arithmetic processing unit CPU in this way, it is possible to eliminate the need for gain adjustment of the D/MU conversion, and it is also possible to eliminate the need for gain adjustment in the D/MU conversion, and also to prevent changes in gain characteristics over time. (
The operation shown in Q connects the 4 multiplexer MPX to channel 4.
Output as CH4 (offset of D/A conversion path)
0FFDAI and gain KDAI were calibrated. A similar positive operation can be applied to channel 5C of multiplexer MPX.
Switch to H5 and connect D/ to output 2 of output drive unit DR2.
Offset OF' of program conversion path! 'DA2# and single unit 2 are also possible. In the case of output 2, in the flowchart of Figure 3 (2), the initial settings in step 31m are set to gain KDA2 and offset 0FFDA2 for output 2.
'4 is set, and in step 351, the set value D is set for output 2.
AY! K is selected and the operation is performed in the same manner as shown in FIGS. It is possible to calibrate the offset and gain of the channel 4 conversion path in CH4.' As detailed above, according to the present invention, the conventional drawbacks are eliminated, and ``for example, A/D conversion and D/M conversion can be performed. An advantageous device can be realized by applying the electronic device K.
第1図は本実1[−適用したアナログーデジタ〜(ハ)
は第1図の動作な示す流れ図である。
81−・・アナログ入力信号、班1・・・マルチプレク
サ、Wl 、 Wl −・・基準電圧、 Gα・・・
制御信号、CAD・・・アナログ−デジタル変換器、C
Dム・・・デジタル−アナログ変換器、cpu−・・演
算16H1fm%put、nag−4ts力駆1[B。
特許出願人 キャノン株式会社
第2図
(A)
(B)Figure 1 shows the actual 1 [- applied analog-digital ~ (c)
is a flowchart illustrating the operation of FIG. 81--Analog input signal, group 1...Multiplexer, Wl, Wl--Reference voltage, Gα...
Control signal, CAD...analog-digital converter, C
Dmu...Digital-to-analog converter, CPU-...Calculation 16H1fm%put, nag-4ts force drive 1 [B. Patent applicant Canon Co., Ltd. Figure 2 (A) (B)
Claims (1)
−アナログ変換器に供給してアナログ信号に変換するデ
ジタル−アナ・ログ変換装置において一前記デシタルー
アナログ変換器における設定値に応じた出力アナログ信
号をアナログ−デジタル変換器で変換したデジタル信号
に応じて、前記演算処m部によって前記設定値を制御す
るように構成したことt’%黴とするデジタル−アナロ
グ変換装置。1) In a digital-to-analog converter that supplies a digital input signal to a digital-to-analog converter via an arithmetic processing unit and converts it into an analog signal, an output analog signal is output according to a set value in the digital-to-analog converter. A digital-to-analog conversion device, wherein the set value is controlled by the arithmetic processing section in accordance with a digital signal obtained by converting the signal by an analog-to-digital converter.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14086481A JPS5843032A (en) | 1981-09-09 | 1981-09-09 | Digital-analog converter |
US08/390,284 US5610810A (en) | 1981-09-06 | 1995-02-15 | Apparatus for correcting errors in a digital-to-analog converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14086481A JPS5843032A (en) | 1981-09-09 | 1981-09-09 | Digital-analog converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5843032A true JPS5843032A (en) | 1983-03-12 |
Family
ID=15278513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14086481A Pending JPS5843032A (en) | 1981-09-06 | 1981-09-09 | Digital-analog converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5843032A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01310424A (en) * | 1988-06-08 | 1989-12-14 | Hioki Ee Corp | Offset setting device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53124053A (en) * | 1977-04-06 | 1978-10-30 | Hitachi Ltd | D/a converter with correction circuit |
JPS55153046A (en) * | 1979-05-16 | 1980-11-28 | Hitachi Ltd | Analog input device |
-
1981
- 1981-09-09 JP JP14086481A patent/JPS5843032A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53124053A (en) * | 1977-04-06 | 1978-10-30 | Hitachi Ltd | D/a converter with correction circuit |
JPS55153046A (en) * | 1979-05-16 | 1980-11-28 | Hitachi Ltd | Analog input device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01310424A (en) * | 1988-06-08 | 1989-12-14 | Hioki Ee Corp | Offset setting device |
JPH0570168B2 (en) * | 1988-06-08 | 1993-10-04 | Hioki Electric Works |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5386156A (en) | Programmable function unit with programmable fast ripple logic | |
JP2009081545A (en) | Programmable gain circuit and amplification circuit | |
JPH09258902A (en) | Connected analog-digital and digital-analog conversion system | |
JPS5843032A (en) | Digital-analog converter | |
JPS5843031A (en) | Analog-digital converter | |
JP6478746B2 (en) | Resistance adjustment device | |
JP4746792B2 (en) | A / D converter | |
JPS5843033A (en) | Digital-analog converter | |
JPS61256826A (en) | Digital-analog converter | |
US5610810A (en) | Apparatus for correcting errors in a digital-to-analog converter | |
JPS5843030A (en) | Analog-digital converter | |
JP2007074016A (en) | A/d converter | |
JPS60191327A (en) | Analog-to-digital converter | |
JPH0264788A (en) | Neuron architecture | |
JPH04251389A (en) | Arithmetic unit | |
JPS62271103A (en) | Controller | |
US5097199A (en) | Voltage controlled current source | |
JP3955402B2 (en) | Calibration method of variable delay circuit and variable delay circuit calibrating by this calibration method | |
JPS59151219A (en) | Clock adjusting system | |
SU767703A1 (en) | Digital multirange controller | |
JPH0394301A (en) | Fuzzy controller | |
JPH01184501A (en) | Digital controller | |
JPS58200611A (en) | Variable gain amplifier | |
JPH0719162B2 (en) | Adjuster | |
JP3338887B2 (en) | Signal processing circuit and gain adjustment method |