JPS5843032A - Digital-analog converter - Google Patents

Abstract

PURPOSE:To facilitate an easy correction for the reference set value of a digital- analog converter as a whole, by controlling the set value on the basis of the output analog signal corresponding to the set value of said converter. CONSTITUTION:An analog signal SI is led into a channel 1 of a multiplexer MPX, and the reference voltages EV1 and EV2 are supplied to the channels 2 and 3. The output signal SXO which is selected with switching by the multiplexer MPX is fed to an arithmetic processing part CPU via an A/D converter CAD. The output SCR is led out via a D/A converter CDA and output driving parts DR1 and DR2 and also led into the multiplexer MPX. The set value of the converter CDA is controlled on the basis of the input and output of the converter CDA and obtained when the voltages EV1 and EV2 are selected by switching.

Description

【発明の詳細な説明】 本発明は、例えばデジタルコンピュータからのデジタル
データをアナａダデータに変換して出力丁゛木デジタル
ーアナログ変換装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital-to-analog conversion device that converts digital data from, for example, a digital computer into analog data and outputs it.

この種のデジタル−アナログ（以下Ｄ／ムと称丁）変換
装置における基準設定値の調整は、それに含まれるＤ／
ム変換器の可変抵抗器を調整することによっていた。ま
た、無調整の場合、　Ｄ／ム変換器な高精度なものとな
るように構成する必要があった。Adjustment of the standard setting value in this type of digital-to-analog (hereinafter referred to as D/mu and name) conversion device is performed by
by adjusting the variable resistor of the system converter. In addition, in the case of no adjustment, it was necessary to construct a highly accurate D/MU converter.

かようなり／Ａ変換器に基づく基準設定値の調１１は、
とのＤ／ｈ変換器の出力部で較正されているため、Ｖム
変換器の後段にドライバ回路等を設けた場合、このドラ
イバ回路等も必ず較正な行わねばならなかった。Key 11 of the reference setting based on the Kanonari/A converter is:
Since the output section of the D/h converter is calibrated, if a driver circuit or the like is provided after the VMU converter, this driver circuit must also be calibrated.

また、Ｄ／ム変換装置の基準設定値の１！１Ｉ１１は、
それを構成するＤ／ム変換器、マルチプレフナ等のそれ
ぞれの違いに応じて行わなければならない欠点があった
。In addition, the standard setting value of the D/MU converter, 1!1I11, is
There is a drawback in that it has to be done depending on the differences in the D/MU converter, multi-preference unit, etc. that constitute it.

本実Ｉ！Ｊｌｌの目的＋２．上述した点に鑑み、Ｄ／ム
変換装置を構成する偵１ｉｔ）回路の違いとは無関係に
変換装置全体の基準、設定値の較正ができ、また、Ｖム
変換器の後段にドライバー路が介在してもそのドライバ
回路の較正を不必要と、したＶム変換装置を提供すると
とにある。Honest I! Purpose of Jll +2. In view of the above points, it is possible to calibrate the standards and set values of the entire converter regardless of differences in the circuits that make up the D/MU converter, and also to provide a driver path at the downstream stage of the VMU converter. An object of the present invention is to provide a voltage converter that does not require calibration of its driver circuit even if the driver circuit is used.

以下図面に基づいて本実＠を、詳細に′＃１．明する。Below is a detailed explanation of '#1. based on the drawings. I will clarify.

纂ｌ■Ｋ、本発明を応用したアナログ−デジタル（以下
ム／Ｄと称す）変換およびＶＡＲ換を行う電子装置を示
す。ここで、マルチプレク？　ＭＰＸの入力チャネル数
は５であり、そのチャネルＩ　ＣＨＩＫアナログ入力信
号５Ｉｔ−導゛入し、チャネル２　ＣＨＩおよびチャネ
ル３　ＣＨ３にはそれぞれ基準電圧）！ｖ１およびＥＶ
２　（〜ＥＶＩ　）のそれぞれを供給する。マルチプレ
クサＭＰＸにおける切換動作は演算＠ｍｍ　　ＣＰυか
らの制御信号Ｑαに基づいて行われ、その切換選択され
た出力年号ｓｘｏ　Ｖｔム／Ｄ［換器ＣＡＤに供給する
。こｔ）　Ａ／Ｄ変換器ＣムＤで得られた変換デジタル
信号ＳＡＤ’を演算＃！＆履部ＣＰＵ　Ｋ導入して、こ
の信号８ＡＤに基づいて必要な演算ななす。その演算結
果に基づいたデジタル信号８０ＲをＤ／ム変換鋤ＣＤＡ
に導入して２つのアナログ信号ＳムｌおよびＳｉ２　Ｋ
変換し、そのそれぞれを出力駆動部ＤＲＩおよび出力駆
動部ＤＲ２のそれぞれに供給する。岡山力駆動部ＤＲＩ
およびＤＲ２０岡山力値号８０１および８０２を本電子
装置の出力信号とすると共に、マルチプレクサＭＰＸの
チャネル゛；ａ　ＣＨ４およびチャネル５０Ｈ５のそれ
ぞれに導入する。1 shows an electronic device that performs analog-to-digital (hereinafter referred to as M/D) conversion and VAR conversion to which the present invention is applied. Multiplex here? The number of input channels of MPX is 5, and channel I CHIK inputs the analog input signal 5It-, and channel 2 CHI and channel 3 CH3 each receive a reference voltage)! v1 and EV
2 (~EVI). The switching operation in the multiplexer MPX is performed based on the control signal Qα from the calculation @mm CPυ, and the selected output year sxo Vtm/D [is supplied to the switch CAD. t) Calculate the converted digital signal SAD' obtained by the A/D converter CmuD. & CPU K is introduced to perform necessary calculations based on this signal 8AD. The digital signal 80R based on the calculation result is converted into D/MU conversion plow CDA.
Introducing two analog signals Sml and Si2K
and supply each of them to each of the output driver DRI and the output driver DR2. Okayama force drive unit DRI
and DR20 Okayama force values 801 and 802 are used as output signals of the electronic device, and are introduced into channels CH4 and 50H5 of the multiplexer MPX, respectively.

上記構成による動作について説明する。ｍ１８に示した
装置のオフセットおよび利得の較正な行装置の電源を投
入して、較正動作を開始させる。The operation of the above configuration will be explained. Calibrate the offset and gain of the device shown in m18. Power on the device and begin the calibration operation.

演算処理部ＣＰＵからの制御信号ＣＭＸによって、マル
チプレクサＭＰＸの切換動作をチャネル２０Ｈ２とする
（ステップ２１１）。次に演算処理部ＣＰＵ内において
演算な行５０に必要なデータ格納な行う鳩上の利得調整
項を幻の、またオフセット項を０ＦＦＡＬ）とする。こ
れらのｌ［ＯＫＡＤ＝　１　、０ＦＦＡＤ　＝　０と設
定する（ステップ２１３）。ところで、１ルチプレクサ
ＭＰＸのチャネル２０Ｈ２４０選択により、基準電圧バ
！が選択され、マルチプレクサＭＰＸの出°力信号８ｘ
Ｏとなり、Ａ／Ｄ変換器ＣＡＤＫよってデジタル化され
た信号８ＡＤとして演算処理部ＣＰＵに供給される。そ
のときの演算処理部ＣＰＵＫおける信号８ＡＤの測定に
よる内部表現をｘ′ｖｌとする。また。Using the control signal CMX from the arithmetic processing unit CPU, the switching operation of the multiplexer MPX is set to channel 20H2 (step 211). Next, in the arithmetic processing unit CPU, the gain adjustment term for storing necessary data in the arithmetic line 50 is set to phantom, and the offset term is set to 0FFAL). These l[OKAD=1, 0FFAD=0 are set (step 213). By the way, by selecting channel 20H240 of 1 multiplexer MPX, the reference voltage bar! is selected and the output signal 8x of multiplexer MPX
0, and is supplied to the arithmetic processing unit CPU as a digitized signal 8AD by the A/D converter CADK. The internal representation based on the measurement of the signal 8AD in the arithmetic processing unit CPUK at that time is assumed to be x'vl. Also.

一般ニマルチプレクナＭＰＸをチャネルＩＣＨＩＫ切換
えて、アナログ入力信号ＳＩの電圧ｖｖ渕定し赫　、 た場合にお砂る演算地理部ＣＰＵの内Ｓ表現ｔ′ｘとし
、電圧バ１に対応する電圧の内部ｌ！現をｖｌとする。If the general multiplexer MPX is switched to the channel ICHIK and the voltage vv of the analog input signal SI is determined, then the S expression t'x in the calculation geography section CPU is expressed as t'x, and the voltage corresponding to the voltage bar 1 is expressed as t'x. Internal l! Let the current value be vl.

そのような状態において、ステップ２１５にて。In such a situation, at step 215.

次の一般式で表わされる演算を、第２図（６）に示すす
／プログラム１に基づいて実行する。The calculation expressed by the following general formula is executed based on the program 1 shown in FIG. 2 (6).

Ｘ６＝にムＤ［ｘ＋ｏＦｒＡｐ）−Ｖｌ）＋Ｖ１　　　
　（すまた、このオフセット項０ＦＦＡＤは、０ＦＦＡ
Ｄ　＝　Ｖｌ　−ＸＹＩ　　　　　　　　　　（２）で
与えられるから、（１）により読取出力データｘｅは、 Ｘｓ　　＝　Ｘ　＋　　（ｖｌ　−ｘｖｌ　　）　　　
　　　　　　　　　　　　　　　　　　　　　（ａ）に
よって求められる。従って、”Ａ／Ｄ　Ｉ！換を行う経
路中でのオフセットの影響がな（なる。すなわち、ステ
ップ２１ｊで得た電圧Ｖの内部データＸｏ　（１ＸＶ１
　）に基づき、ム／Ｄ変換動作を行うべき全体のオフセ
ットに対応するＲＡＭ上オフセット頂０ＦＦＡＤを（Ｖ
ｌ−ＸＶＩ）によって求めて、先にステップ２１３で設
定した１０”とｔ換する（ステップ２２０）。このよう
に演算処ｍｇｃｐｔｙ内部で単純な計暮を行うのみで、
Ａ／Ｄ変換器ＣＡＤを含めたｈ／ＤＫ換装置としての全
体のオフセット調整項０ＦＦＡＤの較正ができ、オ７セ
ツシ調整を不必要とする。また、装、置の回路状態が経
年変化して、オフセットが変化して一対熟することがで
きる。X6=D[x+oFrAp)-Vl)+V1
(Also, this offset term 0FFAD is 0FFA
Since D = Vl - XYI is given by (2), the read output data xe according to (1) is: Xs = X + (vl - xvl)
It is determined by (a). Therefore, there is no effect of offset in the path for A/D I! conversion. In other words, the internal data Xo (1XV1
), the RAM offset apex 0FFAD corresponding to the entire offset for which the M/D conversion operation should be performed is determined by (V
l -
The offset adjustment term 0FFAD of the entire h/DK converter including the A/D converter CAD can be calibrated, making offset adjustment unnecessary. In addition, as the circuit state of the device changes over time, the offset changes and the pair becomes ripe.

次に利得調整について説明する。演算処ｊｌｉＢＣＰυ
からの制御信号ＣＭＫ　Ｋよって、マルチプレクサＭＰ
Ｘ　ｔ−チャネルＩ　ＣＨＩが選択されるよ５に切換え
る（゛ステップーａｔ）、これにより、基準電圧Ｗ’Ｒ
をム／Ｄ変換し、そＯデジタル化信号ｌｅａ　ｔ−演算
゛処理部ＣＰＵに供給する。−この演算感理＠　ＣＰＵ
　Ｋよる基準電圧Ｗ２の内部表現なＸＶ２とする。また
、一般にアナログ入力信号ＳＩの電圧Ｖの内部表現なＸ
とし、基準電圧ハ’２　Ｋ対応する電圧の内部表現なり
２とする。かような状態でステップ２３３　Ｋよって再
びすププログラム１を実行する。ステップ２１３の初、
期設定によって利得んの＝１０状態にあるので、 Ｘ＝（（ＸＶＺ＋Ｏ］ｉ’ＦＡＤ）−Ｖｌ）＋Ｖ１　　
　　　（４）が計算される。なお、オフセット項０ＦＦ
ＡＤはステツブ２２０　テ設定した如（，０ＦＦＡＤ＝
Ｖｌ−ＸＶＩであるから、（旬式は、 ｘ　＝　ｘｖｚ　−ｘｖｉ　＋　Ｖｌ　　　　　　　　
　（５）として表わされる。これより、 ＸＶ２−　ＸＶＩ　＝　Ｘ　−Ｖｌ　　　　　　　　　
　（６）が得られる。Next, gain adjustment will be explained. Arithmetic processing jliBCPυ
The control signal CMK from K is therefore the multiplexer MP
Switch to 5 so that X t-channel I CHI is selected (step-at), which causes the reference voltage W'R
The digital signal is subjected to MU/D conversion, and the digitized signal is supplied to the arithmetic processing unit CPU. -This calculation sense @ CPU
Let XV2 be an internal representation of the reference voltage W2 by K. In addition, in general, X is an internal representation of the voltage V of the analog input signal SI.
Let the internal representation of the corresponding voltage be 2, and the reference voltage H'2 K is the internal representation of the corresponding voltage. In this state, the program 1 is executed again in step 233K. First step 213,
Due to the period setting, the gain is in the state of 10, so X = ((XVZ + O] i'FAD) - Vl) + V1
(4) is calculated. In addition, the offset term 0FF
AD is set to step 220 (,0FFAD=
Since Vl-XVI, (the seasonal formula is x = xvz -xvi + Vl
(5). From this, XV2- XVI = X - Vl
(6) is obtained.

また、利得ＫＡＤな含めた一般式では、Ｖ２＝ＫＡＤ（
（ＸＶＺ十０ＦＦＡＤ）　−Ｖｌ）＋ＶＩ　　　　Ｌ７
）である。（４）式および（η式より、利得ＫＡＤを求
めると、 ２−ＶＩ ＸＶ２−　ＸＶＩ　　　　　　　　　　（８’となる。In addition, in the general formula including gain KAD, V2=KAD(
(XVZ10FFAD) -Vl)+VI L7
). The gain KAD is obtained from equation (4) and (η equation) as follows: 2-VI XV2- XVI (8').

（８）弐Ｋ（６）式を代入すると、ＶＩ　−Ｖｌ　　　
　”””’ ＫＡＤ　＝　−（匈 Ｘ　−ｖ五 が得られる。この（９）式に従った演算を行う（ステッ
プ２３ｓ）ことにより、Ａ／Ｄ変換の利得を較正すこの
ように、演算処理部ｃＰυ内で単純な計算を行うことの
みで、Ａ／Ｄ変換器ＣＡＤを含めたム／Ｄ変換薄金体の
利得調ａｔ−不必要とする。ｔた、装置状態の経年変化
に対しても対処することができる０次に、　Ｄ／Ａ責換
器ＣＤムおよび出力駆動１！ＤＲ１＃Ｄ■な含めた較正
について説明する。その動作の流れを第３ａ１（２）、
＠および（ＱＫ示す、ここで、先ず演算処理部ＣＰＵか
らの制御信号ＣＭＸの指令によって、マルテプレクｔＭ
ＰＸにおいてチャネル４Ｃ１［４を切換選択する（ステ
ップ＄１１　）。これによって出力１側を適訳する。次
いで、演算処理部ＣＰＵにおいて、Ｄ／ム変換出カｌの
利得１１４！Ｉ項ＫＤＡＩ＝　１　、Ｄ／ム変換出力１
のオフセット駒整項０ＦＦＤム皿＝Ｏと初期設定する（
ステップ３１３）＠シがる後、デジタル化して出力すべ
きデータＸｒＹ、演算処理部ＣＰＵ内での基＊鹸定値Ｄ
ＡＶＩに設定−する（ステップ−１５）。このような状
態で、ステップ３１７において、次の（１Ｇ）式で表わ
される演算を、第３図（２）に示すサブプロダラム２に
基づいて実行する。(8) 2K Substituting equation (6), we get VI −Vl
"""' KAD = -(匈X -v5) is obtained.By performing the calculation according to this equation (9) (step 23s), the gain of A/D conversion is calibrated. By simply performing simple calculations in the part cPυ, gain adjustment of the mu/D converter thin metal body including the A/D converter CAD can be made unnecessary.In addition, it is possible to eliminate the need for gain adjustment of the mu/D converter thin metal body including the A/D converter CAD. Next, we will explain the calibration including the D/A converter CDM and output drive 1!DR1#D.The flow of its operation is described in Section 3a1(2).
@ and (QK are shown. Here, first, by the command of the control signal CMX from the arithmetic processing unit CPU, the multiplayer tM
Channel 4C1[4 is switched and selected in PX (step $11). This allows the output 1 side to be translated appropriately. Next, in the arithmetic processing unit CPU, the gain of the D/mu conversion output l is 114! I term KDAI = 1, D/mu conversion output 1
Initialize the offset piece adjustment term 0FFD piece = O (
Step 313) Data XrY to be digitized and output after conversion, base*ken constant value D in the arithmetic processing unit CPU
Set to AVI (step-15). In this state, in step 317, the calculation expressed by the following equation (1G) is executed based on the sub-program 2 shown in FIG. 3(2).

Ｘｏ”：ＫＡＤＩ（Ｘｒ−ＤＡＶＩ）　＋ＤＡＶ１＋０
ＦＦＤＡＩ　　（１０）ここで、Ｘｏは実際の出力デー
タ、Ｘｒは出力すべきデータである。このデータＸｏ　
ｆ表わすデジタル信号ｓｃｎが、演算処理部ＣＰＵから
Ｄ／ム変換器０のに供給される。こＯＤ／ム変換＠ＣＤ
ムによってアナログ化された信号Ｓム！を出力駆動１１
ＤＲ１に供給し、それの出力信号８０１をマルチプレク
サＭＰｘを介してム／Ｄ変換Ｉ！　ＣＡＤ　Ｋ供給する
。このＡ／Ｄ変換器ＣＡＤによってデジタル化された信
号５ＡＤ）ｋ演算処理部ＣＰＵが読取る。その絖職りは
、ステップ３２１にて第３図（Ｑに示すナププロンラム
１な実行／ することによって行われる。なお、ここでム／Ｄ［換に
おける利得ＭＡＤおよびオフセラ）　０ＦＦＡＤはステ
ップ２３ｓ、までＫＲＫ設定された値を計算に利用する
。Xo”: KADI (Xr-DAVI) +DAV1+0
FFDAI (10) Here, Xo is actual output data and Xr is data to be output. This data
A digital signal scn representing f is supplied from the arithmetic processing unit CPU to the D/MU converter 0. OD/MU conversion @CD
Signal converted into analog by Smu! The output drive 11
DR1, and its output signal 801 is passed through a multiplexer MPx to the M/D conversion I! CAD K supply. The signal 5AD) digitized by this A/D converter CAD is read by the arithmetic processing unit CPU. The threading is carried out in step 321 by executing the nappron ram 1 shown in FIG. Use the set value for calculation.

その読取出力データＸｒｏが、基準設定値−ηと比較し
て所定範囲内（±Ｊ）に収っているか判定する。つまり
、データＸｒＯを先ず基準＆定値Ｄ１＆Ｖ１十所定量−
を上まわっているか否か判定する（ステップｓ＊＝　）
　ａｈもし、Ｘｒｏ　＞　ＤＡＶＩ　＋　Ｊ　（＝肯定
）すらば、オフセット調整項０ＦＦＤ五１を竺定微小量
だけ減じて（ステップ３２ｓ）、ステップ３２１に移行
する。もし、ステップ３宜Ｉ　Ｋて否定判定（Ｘｒｏ　
＜ＤＡＶＩ　＋Ｊ　）ならば、そのデータＸｒＯが基準
設定値ＤムＶ！−所定量Ｊｖ下まわっているか否か判定
する（ステップ５２９）。もし、肯定判定（Ｘｒｏ　＜
Ｄムｙｔ　−ａ　）ならばオフセット調整項０ＦＦＤＡ
ｌ　ｔ’所定微小量だけ増大させた（ステップ５３１）
後、ステップ３１５［ｊ！つて上述した動作を繰り返す
。すなわち、ステップ３２ｓあるいは３３１でインクリ
メントあるいはデクリメントされたＤ／Ａ変換のオフセ
ット調Ｉ１項０ＦＦＤＡＩの新しい値に基づいて、　（
１０）弐に従った計算を行５（ステップ５ｘｙＬ次いで
、ステップ１２１　Ｉｃよって求めた読取出力データｘ
ｒ。The read output data Xro is compared with the reference setting value -η to determine whether it is within a predetermined range (±J). In other words, first set the data XrO as the reference & constant value D1 & V1 +
Determine whether it exceeds (step s*=)
ah, if Xro > DAVI + J (=affirmative), the offset adjustment term 0FFD51 is subtracted by a very small amount (step 32s), and the process moves to step 321. If step 3 IK is negative judgment (Xro
<DAVI +J), then the data XrO is the reference setting value DmuV! - Determine whether or not the amount has fallen below a predetermined amount Jv (step 529). If affirmative judgment (Xro <
Dm yt −a ), then the offset adjustment term 0FFDA
l t' increased by a predetermined minute amount (step 531)
After that, step 315 [j! Then repeat the operation described above. That is, based on the new value of the D/A conversion offset key I1 term 0FFDAI incremented or decremented in step 32s or 331, (
10) Calculate according to line 5 (step 5xyL, then step 121 Ic)
r.

が、ｆ　Ｘｒ・−ＤＶＡＩ）〉−であれば、Ｄ／ム変換
のオフセット調１１項０ＦＦＤＡＩをデクリメント（ス
テップ３２Ｓ）あるいはインクリメント（ステップ３３
１）した後、上述した動作なルーグ状に繰り返す、もし
、ｌ　Ｘｒｌ　”　ＤＶＡＩ　ｌ＜Ｊ　ＯＩＥ　ＩＥ内
に収束−ｊｔＬば、ステップ３２９にて肯定判定となり
ループを抜出す。is f
1), the above-mentioned operation is repeated in a loop-like manner, and if it converges within -jtL, an affirmative determination is made in step 329, and the loop is extracted.

これＫより、Ｄ／ム変換器ｃ瓜および出力駆動部ＤＲＩ
を含む出力１のＶム変換部のオンセット較正がなされる
。From this K, the D/mu converter C and the output driver DRI
Onset calibration of the Vmu converter of output 1 including .

このように演算処理部ＣＰＵ内で単純な計算な繰り返す
ことＫより、Ｄ／ム変換における設定値のオフセット調
整を不必要となし、経年変化に対しても対処できる。By repeating simple calculations in the arithmetic processing unit CPU in this manner, offset adjustment of set values in D/MU conversion is unnecessary, and changes over time can also be dealt with.

Ｄ／Ａ変換のオフセット項０１ｉ’ＦＤＡＩが較正され
た状態で、演算処理部ＣＰＵ　において出力すべきデー
タＸｒ　ｋ　ＤＡＶＩＫ　（）　ＤＡＶＩ　）　Ｋ　Ｉ
Ｒ定Ｔ　６　（ス？　７２３５１）。しか今後、ステッ
プ３５３において、第３図＠に示すサブプログラム２な
実行する。そのときの出力データＸｏは、 Ｘ＠＝ＫＡＤＩ　（ＤＡＶＩＫ−ＤＡＶＩ）＋ＤＡＶｌ
　十０ＦＦＤＡＩとなる。このデータＸＯＫ基、づくア
ナログ出力信号８０１な、マルチプレクサＭＰＸを介し
てＡ／Ｄ変換器ＣＡＤ　Ｋよりデジタル化する。そのデ
ジタル信号ＳＡＤを受信して、演算処理部ＣＰＵは１．
Ｈ１カ信号（１）弐に従ッた計算’ｋｌ１３図働に示し
たサブプログラムｌによって行い、その読ＩＩＬ出カデ
ータＸｒＯを求める（ステップ３５ｓ）。このデータｘ
ｒｏが、先にステップ３５１で設定した設定値ＤＡＴＩ
Ｋに等しいか否か判定する。つまり、先ずデータＸｒＯ
が設定値ＤＡＶＩＫより大きいか否か判定する（ステッ
プ３５７）。肯定判定（Ｉｒｅ　＞　ＤＡＶＩＫ　）な
らば、Ｄ／ム変換の刹得恥ム１を微小量だ社減じて（ス
テップ３５９）、ス？　ラフ３！ｉｆ　Ｋ　戻６　＠　
ｔ　タ、ｊＬ？　ラフ３５７にて否定判定（Ｘｒ・＜Ｄ
ＡＴＩＫ　）ならば１次にデータＸｒＯが設定値ＤＡＴ
ＩＫより小さいか否か判定する（ステップ３６り。もし
、肯定判定（Ｘｒｏ　（ＤＡＶＩＫ　）　ｔｘ　ラは、
Ｄ／Ａ　Ｒｍｌ　ｔ）　利得ＫＤＡＩ　Ｙ　微小量ｆｅ
け増大させて（ステップ３６！Ｉ　）　、ステップ３５
１に戻る。With the offset term 01i'FDAI of D/A conversion being calibrated, the data to be output from the arithmetic processing unit CPU is Xr k DAVIK () DAVI ) K I
R constant T 6 (S? 72351). However, from now on, in step 353, subprogram 2 shown in FIG. 3 is executed. The output data Xo at that time is X@=KADI (DAVIK-DAVI)+DAVl
It will be 10 FFDAI. Based on this data XOK, the resulting analog output signal 801 is digitized by an A/D converter CAD K via a multiplexer MPX. Upon receiving the digital signal SAD, the arithmetic processing unit CPU performs 1.
Calculation according to the H1 signal (1) 2 is performed by the subprogram 1 shown in Figure 13, and the read IIL output data XrO is obtained (step 35s). this data x
ro is the setting value DATI previously set in step 351
Determine whether it is equal to K. In other words, first data XrO
It is determined whether or not is larger than the set value DAVIK (step 357). If the judgment is affirmative (Ire > DAVIK), subtract 1 from the D/MU conversion by a minute amount (step 359), and then select S? Rough 3! if K return 6 @
t ta, jL? Negative judgment at rough 357 (Xr・<D
ATIK ), then the primary data XrO is the set value DAT
Determine whether it is smaller than IK (step 36). If affirmative determination (Xro (DAVIK) tx
D/A Rml t) Gain KDAI Y Minute amount fe
(Step 36!I), Step 35
Return to 1.

ステップ３５９あるいは３８３　においてデクリメント
あるいはインクリメン洲された新しい利得肛■０＊に基
づき、（１０）弐に従いステップ３５３では新たなデー
タＸＯを求める。次いで、そのデータＸ。Based on the new gain value 0* decremented or incremented in step 359 or 383, new data XO is obtained in step 353 according to (10). Next, the data X.

Ｋ基づいてステップ３５５″ｅは読取出力データＸＯｒ
を得る。このデータＸｏｒｂ’設定値ＤＡＶＫＩに等し
くなるまで、上述動作をループ状に繰り返すす続版出力
データＸｒＯが設定値Ｄム■；に等しくなると、ステッ
プ３−６１’にて否定判定、となりループな抜妙出丁。Based on K, step 355''e reads out the read output data XOr
get. The above-mentioned operation is repeated in a loop until this data Xorb' becomes equal to the set value DAVKI. When the subsequent version output data XrO becomes equal to the set value Dm; Myodecho.

これ−よって、Ｖム変換器ＣＤムおよυ出力駆動部ＤＲ
Ｉを含むＤ／Ａ変換器における利得ＫＯＡＩが較正され
る。Therefore, Vmu converter CDmu and υ output driver DR
The gain KOAI in the D/A converter containing I is calibrated.

このように演算処理部ＣＰＵにおいて単一な計算を行う
ことによつそ、Ｄ／ム変換の利得調整を不必要とするこ
とができ、また利得特性の経年変化に菖３図（２）〜（
Ｑに示した動作は、４ルチプレクサＭＰＸをチャネル４
　ＣＨ４とした出力；のＤ／Ａ変換経路のオフセラ）　
０ＦＦＤＡＩおよび利得ＫＤＡＩの較正であった。同様
な一正動作は、マルチプレクサＭＰＸをチャネル５　Ｃ
Ｈ５に切換えて出力駆動部ＤＲ２の出力２にお社るＤ／
ム変換経路のオフセットＯＦ’！’ＤＡ２＃よび一得り
ム２についても可能である。出力２とした場合、纂３図
（２）の流れ図において、ステップ３１ｍの初期設定を
出力２用に利得ＫＤＡ２およびオフセット０ＦＦＤＡ２
　’４設定し、ステップ３５１では出力２用に設定値Ｄ
ＡＹ！Ｋを選択して、第３図（至）〜（０と同様な流れ
による動作を行えばよい。それにより、出力２について
も、Ｄ／Ａ変換器ＣＤム、出力駆動部および！ルチプレ
クナＭＰｘのチャネル４　ＣＨ４におけるルヘ変換経路
のオフセット・および利得の較正ができる。　　′ 以上詳述した如く１本発明によれば、従来の欠点を除去
し、゛例えばＡ／Ｄ変換およびＤ／ム変換を行う電子装
置Ｋ適用して好都合な装置を実現することができる。By performing a single calculation in the arithmetic processing unit CPU in this way, it is possible to eliminate the need for gain adjustment of the D/MU conversion, and it is also possible to eliminate the need for gain adjustment in the D/MU conversion, and also to prevent changes in gain characteristics over time. (
The operation shown in Q connects the 4 multiplexer MPX to channel 4.
Output as CH4 (offset of D/A conversion path)
0FFDAI and gain KDAI were calibrated. A similar positive operation can be applied to channel 5C of multiplexer MPX.
Switch to H5 and connect D/ to output 2 of output drive unit DR2.
Offset OF' of program conversion path! 'DA2# and single unit 2 are also possible. In the case of output 2, in the flowchart of Figure 3 (2), the initial settings in step 31m are set to gain KDA2 and offset 0FFDA2 for output 2.
'4 is set, and in step 351, the set value D is set for output 2.
AY! K is selected and the operation is performed in the same manner as shown in FIGS. It is possible to calibrate the offset and gain of the channel 4 conversion path in CH4.' As detailed above, according to the present invention, the conventional drawbacks are eliminated, and ``for example, A/D conversion and D/M conversion can be performed. An advantageous device can be realized by applying the electronic device K.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本実１［−適用したアナログーデジタ〜（ハ）
は第１図の動作な示す流れ図である。 ８１−・・アナログ入力信号、班１・・・マルチプレク
サ、Ｗｌ　、　Ｗｌ　−・・基準電圧、　　Ｇα・・・
制御信号、ＣＡＤ・・・アナログ−デジタル変換器、Ｃ
Ｄム・・・デジタル−アナログ変換器、ｃｐｕ−・・演
算１６Ｈ１ｆｍ％ｐｕｔ、ｎａｇ−４ｔｓ力駆１［Ｂ。 特許出願人　　キャノン株式会社 第２図 （Ａ） （Ｂ）Figure 1 shows the actual 1 [- applied analog-digital ~ (c)
is a flowchart illustrating the operation of FIG. 81--Analog input signal, group 1...Multiplexer, Wl, Wl--Reference voltage, Gα...
Control signal, CAD...analog-digital converter, C
Dmu...Digital-to-analog converter, CPU-...Calculation 16H1fm%put, nag-4ts force drive 1 [B. Patent applicant Canon Co., Ltd. Figure 2 (A) (B)

Claims (1)

【特許請求の範囲】[Claims] １）デジタル入力信号を演算処理部を介してデジタル゛
−アナログ変換器に供給してアナログ信号に変換するデ
ジタル−アナ・ログ変換装置において一前記デシタルー
アナログ変換器における設定値に応じた出力アナログ信
号をアナログ−デジタル変換器で変換したデジタル信号
に応じて、前記演算処ｍ部によって前記設定値を制御す
るように構成したことｔ’％黴とするデジタル−アナロ
グ変換装置。1) In a digital-to-analog converter that supplies a digital input signal to a digital-to-analog converter via an arithmetic processing unit and converts it into an analog signal, an output analog signal is output according to a set value in the digital-to-analog converter. A digital-to-analog conversion device, wherein the set value is controlled by the arithmetic processing section in accordance with a digital signal obtained by converting the signal by an analog-to-digital converter.