JPS5842556B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、Ｉ２Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃ
ｔｉｏｎＬｏｇ ｉ ｃ ）型のメモリセルをマトリク
ス状に配夕Ｉルた半導体記憶装置、特にその保持電流回
路に関する、 半導体メモリは益々大容量化が進められているが、従来
の半導体メモリに使用されてきたメモリセルは、その構
成要素であるフリップフロップのトランジスタのコレク
タ負荷が抵抗であること、また、トランジスタ間の絶縁
をしなければならないこと等の理由で占有面積が犬にな
る。

この為、メモリチップも大になり、１枚のウェハから得
られるチップの収率が低く、その結果価格が高いものに
なっている。

そこで、出来るだけ小さな占有面積のメモリセルが望ま
れることになるが、この要求を満足させるものとしてＩ
２Ｌを用いたメモリセルが知られている。

Ｉ２Ｌメモリセルとしては種種の形式が提案されている
が、その基本的構成はｐｎｐ負荷トランジスタとｎｐｎ
ｌ！動トランジスタからなるフリップフロップである。

第１図ａは、読出し及び書込みを行なう為のビット線と
フリップフロップとを結合する素子としてｎｐｎ トラ
ンジスタを用いるｎｐｎ検出形■２Ｌメモリセルの等価
回路図であり、第１図すは第１図ａに示した２モリセル
の具体的構造を示す側断面図である。

これらの図に於いて、Ｂφ、Ｂ１はビット線、Ｗ＋、Ｗ
−はワード線、Ｑｌ、Ｑ２は負荷となる横型ｐｎｐ ト
ランジスタ、Ｑ３ 、Ｑ４は該トランジスタＱ１− Ｑ
２と共にフリップフロップを構成する縦型かつ逆型のｎ
ｐｎ ）ランジスタ、Ｑ５ ｔ Ｑ６はビット線Ｂφ、
Ｂ１とフリップフロップとを結合する読出し及び書込み
用ｎｐｎ ）ランジスタである。

第１図すから明らかなように、ｐｎｐトランジスタＱ１
．Ｑ２を横型とし、またｎｐｎ トランジスタＱ３ ｓ
Ｑ４に逆型、即ち、通常のトランジスタに於けるコレク
タをエミッタとし、エミッタをコレクタとして動作させ
ることに依り、ｐｎｐトランジスタＱ１．Ｑ２及びｎｐ
ｎ トランジスタＱ３．Ｑ４の共通ｎ型電導領域をワー
ド線Ｗ−として使用することを可能にし、それに依り高
密度化を達成している。

なおこの共通ｎ型導電領域の下部には高不純物濃度、従
って低抵抗の埋込層Ｎ＋ｂが形成されておリ、ワード線
Ｗ−は実質的にはこの埋込層で形成される。

また図示しないがＷ−線間の絶縁は、共通ｎ型導電領域
間に設けられるＳｉＯ２層またはｐ層などにより行なわ
れる。

第２図は第１図で説明したメモリセルを用いてｎビット
構成のセルアレイとした場合の等価回路図であって、保
持回路が付加されている。

この図に於いて、Ｃｅ１． Ｃｅ２ 、 Ｃｅｎはワー
ド線方向に並ぶ第１セル、第２セル・・・第ｎセルを示
している。

ワード線Ｗ−には前記したように共通ｎ型電導領域を用
いる。

Ｑ７はワード線方向のアレイ中の各セルＣｅ１・・・に
注入電流１１，１２，１３・・・ｉｎを供給するトラン
ジスタであって、保持電流ＩＨの電流源をなしていて、
１１＋１２＋・・・１ｎ＝ｉＨの関係が成立する。

ところでワード線Ｗ−である共通ｎ型電導領域の構造は
、前記のようにｎ型不純物を高濃度にドープした埋込層
ｎ”ｂの上にそれより低濃度のｎ型エピタキシャル層を
成長させたｎ＋・ｎの形をとっているが、当然のことな
がら金属配線に比べれば、バルク抵抗に起因するかなり
の抵抗外がある。

この抵抗外はＩ２Ｌメモリセルを用いた半導体メモリセ
ルの特性劣化を招来する。

これを次に説明する。

第２図に於いて、ワード線Ｗ＋から見た各セルＣｅ１
ｔ Ｃｅ２・・・Ｃｅｎ はワード線Ｗ−に接続され
るダイオードとして等何曲に表現できるところから、第
２図回路から第３図に見られる等価回路を得ることがで
きる。

第３図に於いて、Ｄは前記等価的ダイオード、ＲＤは前
記ｎ型エピタキシャル層に起因する直列抵抗外を示し、
ＲＨは前記セルＣｅｌ 。

Ｃｅ２°＝ Ｃｅｎ間の埋込層ｎ”ｂの抵抗外を示して
いる。

この回路に於いてトランジスタＱ７を介して保持電流Ｉ
Ｈを流した場合、各セルに分流する注入電流１１，１２
・・・を求めると、これはワード線Ｗ−に於けるセル間
抵抗外ＲＨの存在に依りトランジスタＱ７に最も近いセ
ル（第２図ではセルＣｅｎ ）から離れるにつれ第４図
に見られるように指数関数的に減少する。

即ち、トランジスタＱ７から最も離れたセル（第２図で
はセルＣｅ１）の注入電流が最も小さくなる。

ところで、メモリセルの安全確実な動作を保証する注入
電流はトランジスタの電流増幅率ｈＦＥの電流依存性で
決まる下限があり、一方、メモリセルアレイとしては全
てのセルが安全確実に動作しなければならないから、保
持電流ＩＨは第２図に於けるセルＣｅ１の注入電流を最
低基準にして設計しなければならない。

このように構成すると残りのセルには余分な注入電流が
流れることになるので消費電力は不当に犬になる。

また注入電流はセル位置に依って指数関数的に分布する
ので、メモリセルの読出し及び書込み特性がセル位置に
依存する旨の欠点もある。

そこで本発明者は、■２Ｌからなるメモリセルをアレイ
に組んだ場合、各セルへの注入電流を均一化できるよう
にして、不当な電力を消費しないように、またメモリの
特性を向上できるようにした回路を案出し、既に提案し
た。

その回路を第５図に示す。

本回路に於けるトランジスタＱ７は、第２図と同様、セ
ルＣｅｎの隣りに在るワード線Ｗ−に接続された電流源
として動作し、その電流値は■Ｈ／２である。

また、トランジスタＱ８はセルＣｅ１の隣りに在るワー
ド線Ｗ−に接続された電流源であって、この電流値もＩ
）Ｉ／２である。

即ち、電流源トランジスタＱ７．Ｑ８をワード線Ｗ−の
両端に接続して保持電流ＩＨを等分に分担させる構成に
なっている。

第５図に見られる回路を第３図に関して説明したように
セルをダイオードとした等価回路と同様に考えて各セル
への注入電流を求めると第６図に見られるような分布と
なる。

第６図に於ける破線Ｑ′ＩはトランジスタＱ７のみを設
置した場合の注入電流分布を表わす特性線であり、また
、破線Ｑ’８はトランジスタＱ８のみを設置した場合の
注入電流分布を表わす特性線である。

いずれの場合も、トランジスタが存在する側で最大値を
示し、反対側に向うにつれて指数関数的に減少している
。

本回路では、トランジスタＱ’ｒ 、Ｑａをワード線Ｗ
−の両端に接続しである為、注入電流分布は実線で示さ
れているようにＱ’７とＱ’８の和となり、各セル間で
大略均一化されたものとなる。

第７図は第５図実施例を集積化した場合の要部平面図で
あり、簡明にする為セル中の拡散領域、ビット線、ワー
ド線Ｗ十等は示されていない。

また、同様趣旨で、ｎ及びｐ型拡散領域の寸法も実際の
ものと比例的には示されていない。

この例では、ワード線Ｗ−とした半導体基板の共通ｎ型
電導領域はトランジスタＱ７．Ｑ８のコレクタ及びセル
アレイのトランジスタのペース エミッタおよびコレク
タで共有している。

トランジスタＱ７ ）Ｑ８のエミッタＥ７ｐ Ｅ８の面
積は等しく、そして、各エミッタＥ７．Ｅ８は配線７１
，７４．ｌ、に依り端子ｖＥに接続されている。

また、各々のベースＢ７．Ｂ８は同じく配線１２，１３
，１６で端子ＶＢに接続されている。

これらの端子Ｖ Ｂ ｔ ■Ｂは図示しないバイアス回
路に接続され、該回路により適当なバイアス電圧を印加
され、端子ｖＢから保持電流ＩＦが流れ出すようにされ
る。

このとき面積が等しいエミッタＥ７．Ｅ８を有するトラ
ンジスタＱ７．Ｑ８には各々ＩＨ／２の電流が流れ、第
６図に見られるような注入電流分布を実現できる。

しかしこの回路方式では２個の電流源Ｑ’ｙ 、Ｑｓが
各ワード線方向メモリセルアレイ毎に必要になり、また
両端の電流源Ｑ７．Ｑ８のベース、エミッタを接続する
配線１１．ｌ！２が必要になり、配線の複雑化、集積度
の低下を招く。

ところで第６図の実線の如き注入電流分布はワード線Ｗ
−の１個所に電流源Ｑ、を接続しても得ることができる
。

即ちワード線Ｗ−の長手方向中央に電流源Ｑ７を接続す
るなら注入電流分布は第８図に示す如くなり、これは第
６図の実線曲線を中央で切断して両端部で突合せたもの
に相当するから第６図の実線の注入電流分布と均一度は
全く同じである。

本発明はか＼る点に着目してなされたものであり、その
特徴とする所はマトリクス状に配列された多数の■２Ｌ
メモリセルと、該メモリセルが形成される半導体基板の
共通−導電型領域により構成され該メモリセルの各々の
記憶保持用トランジスタが共通に接続される複数の配線
と、該配線の中央部にそれぞれ設けられ、共通バイアス
回路からバイアス電圧を受ける複数の保持電流源とを備
えたことにある。

実施例を第９図に示す。第９図でＳｕｂは半導体基板つ
まりチップでこれに多数のメモリセルＣｅ１． Ｃｅ２
・・・Ｃｅｎがワード線方向に複数行マトリクス状に配
列され、これらのワード線方向のメモリセルアレイの前
記共通ｎ型電導領域がワード線Ｗ−となり、かつその長
手方向中央部に電流源となるトランジスタＱ７が構成さ
れる。

各電流源トランジスタＱ７のベースＢ７およびエミッタ
Ｅ７は配線ｌ、 、 ７６により、バイアス回路ＢＣに
接続される。

このバイアス回路ＢＣをピットドライバＢＤＶアレイの
中央に設けるとビット線と平行な（この部分にはメモリ
セルの代りに電流源が構成されていてビット線に不要で
あるから、両側部分と同様にメモリセルを設けるなら取
付けるビット線）をそのま＼バイアス配線ｌ、、 １６
とすることかでき、この部分で配線が複雑化するような
ことはない。

また勿論第７図に示した既提案方式で必要なワード線方
向の配線１１，１２は不要でアル。

バイアス回路の電源線はビットドライバＢＤＶの電源線
と共通にすることができ、この部分でも配線の複雑化は
ない。

なおこの第９図でＳＡはセンスアンプ、ＷＤｖはワード
ドライバ、ＷＤはワードデコーダ、ＢＤはビットデコー
ダである。

以上説明したように本発明によればワード線方向のメモ
リセル群に対するＷ−線の中央を給電点としたので両端
給電と同様な各メモリセル注入電流の均一化が図られ、
メモリ消費電力の低減、集積度向上、配線複雑化回避な
どの点で大きな利点が得られる。

なお実施例では基板（ワード線Ｗ）はｎ型とし、メモリ
セルおよび電流源トランジスタはこれに合せた導電型の
ものを用いたが、基板をｐ型として（但し抵抗は大きく
なる）各トランジスタの導電型をこれに合せてもよい。

【図面の簡単な説明】

第１図ａおよびｂはｎｐｎ検出形Ｉ２Ｌメモリセルの回
路図および要部断面図、第２図はｎ個のＩ２Ｌメモリセ
ルをワード線方向に配夕（ルたセルアレイの回路図、第
３図は第２図の等価回路図、第４図は第２図の回路にお
ける各セルの注入電流分布を示すグラフ、第５図は既提
案の方法を説明する回路図、第６図はその場合の注入電
流分布を説明するグラフ、第７図は第５図の回路の実際
のセル配列状態を説明する概略平面図、第８図は本発明
による場合の注入電流分布図、第９図は本発明の実症例
を示す概略平面図である。 図面でＣｅはメモリセル、Ｓｕｂは半導体基板、Ｑ３．
Ｑ４は記憶保持用トランジスタ、Ｗ−は該トランジスタ
が接続される配線、ＢＣはバイアス回路、Ｑ７は電流源
、Ｗ＋、Ｗ−はワード線、ｌ、。 １６はビット線と平行な線である。

Claims (1)

1. 【特許請求の範囲】 １ マトリクス状に配列された多数のＩ２Ｌメモリセル
   と、該メモリセルが形成される半導体基板Ｃ共通−導電
   型領域により構成され該メモリセルＣ各々の記憶保持用
   トランジスタが共通に接続される複数の配線と、該配線
   の中央部にそれぞれ設けられ、共通バイアス回路からバ
   イアス電圧を受ける複数の保持電流源とを備えたことを
   特徴とする半導体記憶装置。 ２ 記憶保持用トランジスタが共通に接続される配線が
   ワード線と平行に延び、保持電流源を構成するトランジ
   スタのベースおよびエミッタがビットドライバの中央部
   に設けられたバイアス回路にビット線と平行に延びる線
   により接続されたことを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。