JPS5841487A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPS5841487A JPS5841487A JP56137923A JP13792381A JPS5841487A JP S5841487 A JPS5841487 A JP S5841487A JP 56137923 A JP56137923 A JP 56137923A JP 13792381 A JP13792381 A JP 13792381A JP S5841487 A JPS5841487 A JP S5841487A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は半導体メモリ装置に関し、更に詳しくは２個の
インバータ５をクロスカップル接続したフリ７ブフロツ
プを情報の記憶部とするスタティッ？、ｇ Ａ Ｍ用メ
モリ装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device, and more particularly to a static memory device whose information storage unit is a flipflop in which two inverters 5 are cross-coupled. , g AM memory device.
従来からスタティックＲＡＭの代表的なセル構造として
第１図（ａ）〜（ｃ）に示すように、２個のインバータ
をクロスカップル接続したフリップフロップをデータ保
持用とするものがある。第１図（ａ）〜（Ｃ）のセル構
造の違いはフリップフロップの負荷素子をそれぞれ高抵
抗素子、エンハンスメント形ＭＯ９）ランジスタ或いは
デプリーション形ＭＯＳトランジスタで構成している点
であり、反面いずれのセル構造もデータの普、込み／読
出し用のトランスファゲートＭＯＳトランジスタが高レ
ベル信号のデータ線及び低レベル信号のデータ線の夫々
に１個ずつ計２個設けられている点で共通しているＯ
処で半導体回路の集積化が活発に行われ、特に半導体メ
モリにおいては高集積密度が要求されており、素子自身
の形状を小さくするだけでなく構成素数をできるだけ減
少させた回路の開発が望まれている。As shown in FIGS. 1(a) to 1(c), a typical cell structure of a static RAM has conventionally been one in which a flip-flop in which two inverters are cross-coupled is used for data retention. The difference between the cell structures in Figures 1(a) to (C) is that each flip-flop's load element is composed of a high resistance element, an enhancement type MO9) transistor, or a depletion type MOS transistor; The structure is also common in that there are two transfer gate MOS transistors for loading/reading data, one for each data line for high level signals and one for data lines for low level signals. In recent years, integration of semiconductor circuits has been actively carried out, and high integration density is required especially for semiconductor memories.Therefore, it is desired to develop circuits that not only reduce the size of the element itself but also reduce the number of constituent primes as much as possible. There is.
本発明は上記従来のメモリ装置における要望に鑑みてな
されたもので、構成素子数の減少を図りたメモリセル構
造及びそれ等を確実に動作させ得る信号発生回路をもつ
半導体メモリ装置を提供するものである。以下に実施例
を挙げて本発明の詳細な説明する。The present invention has been made in view of the above-mentioned demands for conventional memory devices, and provides a semiconductor memory device having a memory cell structure with a reduced number of constituent elements and a signal generation circuit that can operate them reliably. It is. The present invention will be explained in detail by giving examples below.
まず、メモリセル構造を、前記負荷素子の種類に対応さ
せて第２図（ａ）、（ｂ）、 （ｃ）に示す。以下の説
明においては、高抵抗素子Ｒ１、Ｒ２を負荷素子とした
第１図（ａ）に対応する第２図（ａ）を用いて説明する
。First, memory cell structures are shown in FIGS. 2(a), 2(b), and 2(c) in correspondence with the types of the load elements. The following description will be made using FIG. 2(a), which corresponds to FIG. 1(a), in which high resistance elements R1 and R2 are used as load elements.
第２図（ａ）において、高抵抗素子Ｒ１にＭＯＳトラン
ジスタＱ１が接続されてなるインバータと、高抵抗素子
Ｒ２にＭＯＳトランジスタＱ２が接続されてなるインバ
ータがクロスカップル接続されてデータ保持用の７リツ
プフロツプが構成され、電源ＶＣＣと接地レベル間に接
続されている。このようなフリップフロップに対してデ
ータの書込み／読出し用のトランスファゲートＭＯ８）
ランジスタＱＯが１個接続され、該トランスファゲート
Ｍ ＯＳ、、 ）ランプそりＱ、の他端はデータ線に接
続されて、書込むだめのデータの供給及びフリップフロ
ップから読出されたデータがのせられ、ゲートにはワー
ド線が接続されてセルが選択される。In FIG. 2(a), an inverter in which a MOS transistor Q1 is connected to a high resistance element R1 and an inverter in which a MOS transistor Q2 is connected to a high resistance element R2 are cross-coupled to form a 7-lip-flop circuit for data retention. is configured and connected between the power supply VCC and the ground level. Transfer gate MO8) for writing/reading data to/from such flip-flops
One transistor QO is connected, and the other end of the transfer gate MOS, . A word line is connected to the gate to select a cell.
即ち本実施例のメモリセル構造は、高レベル信号用フリ
ップフロップがデータ線に接続される。That is, in the memory cell structure of this embodiment, a high level signal flip-flop is connected to a data line.
ここで上記セル構造において、ワード線に第１図（ａ）
に示した従来のセル構造の場合と同じワード線信号を供
給した場合には、メモリセルに高レベルデータを書込む
ことは困難である。そのため実施例の回路においては、
データ書込み時のワード線信号のレベルＶＷを読出し時
のワード線信号レベルＶＲに比べて高＜（ＶＷ＞ＶＲ）
設定する。In the above cell structure, the word line is shown in FIG. 1(a).
It is difficult to write high level data to a memory cell when the same word line signal as in the conventional cell structure shown in FIG. Therefore, in the circuit of the example,
The word line signal level VW during data writing is higher than the word line signal level VR during reading <(VW>VR)
Set.
読出゛し時のワード線信号レベルｖＲを電源ＶＣＣに選
んだとすると、後述する説明から容易に理解し得るが、
例えば書込み時のワード線信号レベルＶＷは（Ｖｃｃ＋
Ｖｔｈ）に設定する。ただしｖｔｈはトランスファゲー
トＭＯＳトランジスタＱＯのしきい値電圧とする。Assuming that the word line signal level vR at the time of reading is selected as the power supply VCC, as can be easily understood from the explanation given later,
For example, the word line signal level VW during writing is (Vcc+
Vth). However, vth is the threshold voltage of the transfer gate MOS transistor QO.
次に第３図の電圧〜電流特性図を用いて、上記セル構造
でワード線信号ＶＷ 、 ＶＲによってデータの書込み
及び読出し動作が可能であることを説明する。第３図の
曲線１はトランスファゲートＭＯＳトランジスタＱＯを
無視した場合のデータ保持用フリップフロップ上のＡ点
における電圧−電流特性で、電流の極性はＡ点からＭＯ
Ｓ）ランジスタＱ１ に流れ込む方向を正とする。フリ
ップフロップを構成するＭＯＳトランジスタＱ、、Ｑ２
の形状及び抵抗素子Ｒ１，Ｒ２の抵抗値によって曲線
１は変化し得るがフリップフリップが構成されれば曲線
１は決定される。Ａ点では電流の増加に伴って電位が上
昇し、Ａ点にゲートが接続されたＭＯＳトランジスタＱ
２を含む側のインバータが反転する過程で電流は急激に
減少し、一旦電流Ｏになった後高抵抗素子Ｒ１が接続さ
れていることかられずかに逆方向に流れ、極めてゆるや
かな変化を示して電流は再び電位ＶＣＣで０になる。Next, using the voltage-current characteristic diagram of FIG. 3, it will be explained that data writing and reading operations are possible with the above cell structure using the word line signals VW and VR. Curve 1 in Figure 3 is the voltage-current characteristic at point A on the data holding flip-flop when the transfer gate MOS transistor QO is ignored, and the polarity of the current is from point A to MO.
S) The direction flowing into transistor Q1 is defined as positive. MOS transistors Q, Q2 forming a flip-flop
Although curve 1 may change depending on the shape of the resistor and the resistance values of resistive elements R1 and R2, curve 1 is determined if flip-flip is configured. At point A, the potential increases as the current increases, and the MOS transistor Q whose gate is connected to point A
In the process of inverting the inverter on the side containing 2, the current decreases rapidly, and once it reaches the current O, it flows slowly in the opposite direction because the high resistance element R1 is connected, showing an extremely gradual change. Then, the current becomes 0 again at the potential VCC.
上記のような電圧−電流特性を持つデータ保持用フリッ
プフロップのＡ点に対して、トランスファゲートＭＯＳ
トランジスタＱＯの電圧−電流特性を選ぶことによって
動作点を変化させて書込み／読出し、特に高いレベルの
データの書込みを可能にする。Transfer gate MOS
By selecting the voltage-current characteristics of the transistor QO, the operating point can be changed to enable writing/reading, especially writing high level data.
今第２図（ａ）の回路において、フリップフロップのデ
ータをデータ線に読出す場合の動作を考える。Now consider the operation of the circuit shown in FIG. 2(a) when data from the flip-flop is read out onto the data line.
読出し時に、データ線の電位及びワード線信号レベルに
Ｖｃｃの信号が印加されると、トランスファゲートＭＯ
ＳトランジスタＱ、はＡ点に対−して負荷となり、電圧
−電流特性は第３図の曲線２のように低電位側１２及び
高電位側１３で曲線１に交わる曲線になる。その結果読
出し動作においては曲線１と曲線２の交点１２又は１３
において安定状態となる。つまりＡ点が低電位である場
合、低電位側の交点１２が安定状態となり、データ保持
用フリップフロップのＡ点の低電位は保たれることにな
り、メモリデータが破壊される惧れはない。またＡ点が
高電位である場合には、高電位側の交点＋３で安定状態
となり、やはり保持されているデータが破壊されること
はない。即ち読出し動作にあたっては、ワード線にｖｃ
ｃ、の電位を印加することにより、低電位及び高電位の
いずれのデータも破壊されることなくデータ線に読み出
される。When a signal of Vcc is applied to the potential of the data line and the word line signal level during reading, the transfer gate MO
The S transistor Q serves as a load for the point A, and the voltage-current characteristic becomes a curve that intersects the curve 1 at the low potential side 12 and the high potential side 13, as shown by curve 2 in FIG. As a result, in the read operation, the intersection point 12 or 13 of curve 1 and curve 2
It becomes stable at . In other words, when point A is at a low potential, the intersection 12 on the low potential side is in a stable state, and the low potential at point A of the data retention flip-flop is maintained, so there is no risk of memory data being destroyed. . Further, when point A is at a high potential, a stable state is reached at the intersection +3 on the high potential side, and the held data is not destroyed. That is, in a read operation, vc is applied to the word line.
By applying the potential c, both low potential and high potential data can be read to the data line without being destroyed.
次にデータの書込み動作を説明する。書込み動作の場合
にはワード線に印加する信号レベルを、前記読出し時の
信号レベルＶＣＣより高く、前述のようにトランスファ
ゲートＭＯ５）ランジスタＱ、のしきい値ｖｔｈを加え
た（Ｖｃｃ＋Ｖｔｈ）程度とし、トランス７アゲートＭ
ＯＳトランジスタＱ。Next, the data write operation will be explained. In the case of a write operation, the signal level applied to the word line is higher than the signal level VCC at the time of reading, and as described above, the threshold value vth of the transfer gate MO5) transistor Q is added (Vcc + Vth), Trance 7 Agate M
OS transistor Q.
の電圧−電流特性の曲線勾配を急峻にする。make the slope of the voltage-current characteristic curve steeper.
まず低電位データをフリップフロップに書込む場合、デ
ータ線の電位を低電位（ＶＢ）とすると、このときトラ
ンスファゲートＭＯ３）ランジスタＱＯの電圧−電流特
性は曲線４に示すような、上記低電位ｖＢより更に低い
電圧Ｉ４でのみ曲線１と交わる変化を示す。従って入力
されたデータ線の低電位ＶＢにより、フリップフロップ
は元の状態と無関係に交点１４で安定状態となる。結局
クリップフロ７プのＡ点に低電位データが書込まれたこ
とになる。また高電位データをフリップ７０ツブに書込
む場合、データ線には高電位のＶＣＣを与えられ、ワー
ド線には同様に（Ｖｃｃ＋Ｖｔｈ）程度の電位が与えら
れる０このときトランスファゲートＭＯＳトランジスタ
ＱＯの電圧−電流特性は曲線３のように、高電位Ｖｃｃ
でのみ曲線Ｉと交わる（図中１３）。この結果フリップ
フロップのＡ点には高電位データが書込めたことになる
。即ちトランスファゲートＭＯＳトランジスタＱＯの電
圧−電流特性が、データ保持用フリップフロップの電圧
−電流特性に対して、上述のように書込み時に夫々低電
位側、高電位側で夫々１つの交点を生じさせるように各
トランジスタ及びワード線信号レベルを選ぶことにより
、データの書込み及び読出しを行わ止ることができる。First, when writing low potential data to a flip-flop, if the potential of the data line is set to a low potential (VB), then the voltage-current characteristic of the transfer gate MO3) transistor QO is as shown in curve 4, at the low potential vB. It shows a change that intersects curve 1 only at an even lower voltage I4. Therefore, due to the low potential VB of the input data line, the flip-flop becomes stable at the intersection 14, regardless of its original state. In the end, low potential data is written to point A of the clip flop 7. In addition, when writing high potential data to the flip 70 tube, the data line is given a high potential VCC, and the word line is similarly given a potential of about (Vcc+Vth).At this time, the voltage of the transfer gate MOS transistor QO is -Current characteristics are as shown in curve 3, with high potential Vcc
It intersects curve I only at (13 in the figure). As a result, high potential data can be written to point A of the flip-flop. In other words, the voltage-current characteristics of the transfer gate MOS transistor QO are designed to cause one intersection point with the voltage-current characteristics of the data holding flip-flop on the low potential side and the high potential side, respectively, during writing, as described above. Writing and reading of data can be stopped by selecting each transistor and word line signal level accordingly.
上記のような交点をもつようにＭＯＳトランジスタ等に
よりメモリセルを設計することは容易に実現できる。It is easy to design a memory cell using MOS transistors or the like so as to have the above-mentioned intersection points.
以上本発明によれば、データの書込み／読出し動作を損
うことなくメモリセルを構成するＭＯＳトランジスタの
素子を減少させることができ、ス第１図＜ａ）〜（ｃ）
は従来のメモリセル構造を示す回路図、第２図（ａ）〜
（ｃ）は本発明による実施例を示す回路図、第３図は同
実施例を説明するだめの電圧−電流特性図である。As described above, according to the present invention, it is possible to reduce the number of MOS transistor elements constituting a memory cell without impairing data write/read operations.
are circuit diagrams showing the conventional memory cell structure, FIG. 2(a)-
(c) is a circuit diagram showing an embodiment according to the present invention, and FIG. 3 is a voltage-current characteristic diagram for explaining the embodiment.
Ｑｌ 、Ｑ２ ： ＭＯＳ ）ランジスタ、Ｒ１，Ｒ
２＋高抵抗素子、Ｑｏ：）ランスファゲートＭＯ５）ラ
ンジスタ。Ql, Q2: MOS) transistor, R1, R
2+ High resistance element, Qo:) Transfer gate MO5) Transistor.
代理人 弁理士 福 士 愛 彦 第１図 （ａ） 第２図 （２１） （ｂ）Agent Patent Attorney Aihiko Fuku Figure 1 (a) Figure 2 (21) (b)
Claims (1)
ータをクロスカップル接続したクリップフロップをデー
タ保持用とするスタティック用ＲＡＭメモリセルにおい
て、上記フリップフロップとデータ線の間に、メモリセ
ルの選択及びデータの読出し／書込み用として１個のＭ
ＯＳ）ランジスタを接続し、該ＭＯ５）ランジスタのゲ
ート信号となるワード線信号に、書込み時に読出し時よ
りも高い電位を印加し、メモリセルのデータ読出し／書
込みを実行させることを特徴とする半導体メモリ装置。1. In a static RAM memory cell in which a clip-flop in which two inverters including MOS transistors are cross-coupled is used for data retention, a memory cell selection and data readout is provided between the flip-flop and the data line. /1 M for writing
A semiconductor memory characterized in that a transistor (OS) is connected to the MO5) transistor, and a higher potential is applied during writing than during reading to a word line signal serving as a gate signal of the MO5) transistor, thereby executing data reading/writing of the memory cell. Device.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137923A JPS5841487A (en) | 1981-08-31 | 1981-08-31 | Semiconductor memory device |
| US06/412,378 US4536859A (en) | 1981-08-31 | 1982-08-27 | Cross-coupled inverters static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137923A JPS5841487A (en) | 1981-08-31 | 1981-08-31 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5841487A true JPS5841487A (en) | 1983-03-10 |
| JPS6220634B2 JPS6220634B2 (en) | 1987-05-08 |
Family
ID=15209841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137923A Granted JPS5841487A (en) | 1981-08-31 | 1981-08-31 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5841487A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117192A (en) * | 1985-09-19 | 1987-05-28 | ジリンクス・インコ−ポレイテツド | 5-transistor memory cell and memory circuit |
-
1981
- 1981-08-31 JP JP56137923A patent/JPS5841487A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117192A (en) * | 1985-09-19 | 1987-05-28 | ジリンクス・インコ−ポレイテツド | 5-transistor memory cell and memory circuit |
| JPH048878B2 (en) * | 1985-09-19 | 1992-02-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6220634B2 (en) | 1987-05-08 |
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