JPS5840994A - Memory access system - Google Patents
Memory access systemInfo
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- JPS5840994A JPS5840994A JP13908081A JP13908081A JPS5840994A JP S5840994 A JPS5840994 A JP S5840994A JP 13908081 A JP13908081 A JP 13908081A JP 13908081 A JP13908081 A JP 13908081A JP S5840994 A JPS5840994 A JP S5840994A
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- memory
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- Pending
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、時分割電子交換機の通話路メモリの制御メモ
リに対するアクセス方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for accessing a control memory of a channel memory of a time-sharing electronic exchange.
時分割電子式電話交換機では発呼電話機と被呼電話機と
を結ぶクロスバスイッチの如き機械式選択接続手段の代
りに半導体メモリを使用する。第1図はその概略を示す
図でIIPMは通話路メモリと呼ばれる上記メモリ、C
Mはその制御用メモリである。通話路t1,4は時分割
され、各加入者および外線はそのタイムスロットを固定
的に@当てられる。今タイムスーットm(図ではT8飄
で表わす)を割当てられた加入者ムとタイムスロットn
を割嶋てられた加入者B(この加入者は局外なら、墓は
Bが使用する仁とになりた外線トランクに割当てられ九
タイムスーットであシ、局内ならムと同様WC@轟てら
れたタイムスロットである)が通話する場合を考えると
、加入者ムの発呼情報を受けてCCはメモリCMのni
l地に被呼電話機のタイムスロット香号lを書込み、ま
た亀番地には番号論を書込む、カウンタ10.12はタ
イムスロットを規定するクロックを計数していてメモリ
8PMKタイムスpット0.1.2・・・・・−・・が
到来するときはカウンタ計数値#0,1.2=−・ と
なっている、tたメモリ8PM、CMは各タイムスロッ
ト切換える。そこで加入者Aの音声信号のPCMデータ
がタイムスロットTSmKのってメモリ8PMに到来す
るときセレクタ14は先ずカウンタ10の計数値論を採
用し、メモリ8PMのm番地KTlimのPCMデータ
が書込まれる。次に読取シサイクルに入るとセレクタ1
4.16はメモリCM、カラ/り12側に切換り、カウ
ンタ12の計数値もmであるからメモリCMのm番地の
記憶データ1が読出され、これがセレクタ14を通して
メモリ8PMに入り該メモリのn番地の記憶情報Bが読
出され、これがタイムスロットT8mK乗って加入者ム
へ伝送される・記憶情報Bは加入者Bの音声信号のPC
Mデータであり、加入者Aのそれと同様にメモリ8PM
に書込まれたものである。即ち加入者Bの上記情報Bは
タイムスロットTSnにの9てメモリBPMK到来し、
その時カウンタ10の計数値はnであるから該情報Bは
SPMのn番地に書込まれる。メモ98PMOtn番地
に書込まれた情報人はカウンタ12の計数値がnのとき
読出され(0M出力はmlこれが8PMのアドレス者!
へ伝送される。こうして加入者ム、B間の通話がメモリ
8PMを介して打力われる。Time division electronic telephone exchanges use semiconductor memories in place of mechanical selective connections, such as crossbar switches, between calling and called telephones. FIG. 1 is a diagram showing the outline thereof, in which IIPM is the above-mentioned memory called communication path memory, and C
M is its control memory. The communication paths t1, 4 are time-divided, and each subscriber and external line is assigned a fixed time slot. The subscriber who is currently assigned time suit m (represented by T8 in the figure) and time slot n
subscriber B (if this subscriber is outside the station, the grave will be assigned to the external trunk used by B and will be a nine-time suit; if it is within the station, it will be WC@Todorote). If we consider a case where a call is being made in the time slot assigned to the subscriber CM, the CC receives call information from the subscriber
The time slot number l of the called telephone is written in the address 1, and the number theory is written in the address 10.12.The counter 10.12 counts the clock that defines the time slot, and the memory 8PMK timeslot 0.12 counts the clock that defines the time slot. When 1.2 . Therefore, when the PCM data of subscriber A's voice signal arrives at memory 8PM in time slot TSmK, selector 14 first adopts the counting theory of counter 10, and the PCM data at address m KTlim of memory 8PM is written. . Next, when entering the read cycle, selector 1
At 4.16, the memory CM is switched to the color/return 12 side, and since the count value of the counter 12 is also m, the stored data 1 at address m of the memory CM is read out, and this enters the memory 8PM through the selector 14 and is transferred to the memory. Stored information B at address n is read out and transmitted to the subscriber in time slot T8mK. Stored information B is the PC of subscriber B's audio signal.
M data, similar to that of subscriber A, memory 8PM
It was written in. That is, the above information B of subscriber B arrives at the memory BPMK at time slot TSn,
At that time, the count value of the counter 10 is n, so the information B is written to address n of the SPM. The information person written in the memo 98PMOtn address is read out when the count value of the counter 12 is n (0M output is ml This is the addressee of 8PM!
transmitted to. In this way, calls between subscribers M and B are transmitted via the memory 8PM.
第2図および第3図に示すように1通話路(〕為イウエ
イ)はHWO〜HWt1の32本、各ハイウェイの多重
度は32(タイムスロットは〒SO〜〒831の52個
)とすると、マルチプレクサMPXの出側での多重度は
1024となる。セして1フレームの長さは125μs
(フレーム周波数は8MHりとすると、ハイウェイでの
1タイムスロツトの長さは5.9μlであり、これに8
ビツトが詰め込まれ、0番と1611のタイムスロット
が制御用タイムスロット、残りの30タイムス四ツトが
音声データ用とされる。tたマルチプレクサ出側でのタ
イムスロットの数は1024、各々の長さは122mg
となる。第5図の■〜■は第2図の0〜0部分の信号の
状態を示す、メモリ8PM、CMのアクセスはこの12
211gの時間内で行なわねばならず、しかも前半は書
込み用、後半は読取シ用であるから、各々の時間は12
2/2 = 61mBである。第4図にこの時説明した
ものを示す。とれの時間制御ICメモリとしても可成夛
高速であシ、このような高速に耐えるメモリは現在では
IKX1b口RAM程度のものであり、それ以上高集積
度のRAMは使用困難である。しかも高速動作させると
電力消費も大となるから放熱に留意する必要があり、実
装に制約が加わる。As shown in Fig. 2 and Fig. 3, one communication route is 32 from HWO to HWt1, and the multiplicity of each highway is 32 (52 time slots from 〒SO to 〒831). The multiplicity at the output side of multiplexer MPX is 1024. The length of one frame is 125μs
(If the frame frequency is 8 MH, the length of one time slot on the highway is 5.9 μl, and
The bits are packed, time slots 0 and 1611 are used as control time slots, and the remaining 30 and 4 time slots are used for audio data. The number of time slots at the output of the multiplexer is 1024, each with a length of 122 mg.
becomes. ■ to ■ in FIG. 5 indicate the signal states of the 0 to 0 portions in FIG.
This must be done within a time of 211g, and since the first half is for writing and the second half is for reading, each time is 12g.
2/2 = 61mB. FIG. 4 shows what was explained at this time. Even as a time control IC memory, it is possible to achieve high speeds, and currently the only memory that can withstand such high speeds is the IKX1b RAM, and it is difficult to use a RAM with a higher degree of integration. Moreover, high-speed operation also increases power consumption, so care must be taken to dissipate heat, which imposes restrictions on implementation.
通話路メモ9 SPMは多重度が上れば高速動作を要求
されるのは止むを得ないとしても、その制御用メモリC
Mは工夫の余地がある。即ち制御メモリは交信する両加
入者が使用するタイムスロット番号を通話路メモリの読
出し時に出力するものであるので、読出しにおいて通話
路メモリと同期している必要があるが、書込みkついて
はそうではなく、発呼時に書込めば通話終了まで再書込
みの必要は表いものである。そしてタイムスロットは全
てが通話用に使用されるものではなく、その幾つか、前
記の例では〒SOとTS16は制御情報用に使用され、
このタイムスロットでは通話路メモリへのアクセスは不
要である。従ってこのときを利用して制御メモリへの書
込みを行なえば、他のタイムスロットでは読取シ(即ち
8PMへの読出し)のみを行なえる。つtbとのように
するとタイムスロット長全部、前記の例では122mg
全部を書込み(T2O,?814において)★九は読取
)(残プのτB全全部k使用でき、動作速度を半分1f
c@すことが可能である。このような速度になれば4[
Xlb口RAMなどを使用でき、実装上も有利となる0
本発明はか\る観点に立つものであって実施例を第6図
に、アクセス状況を第7@lに示す。Call route memo 9 Although it is unavoidable that SPM is required to operate at high speed as the degree of multiplicity increases, its control memory C
M has room for improvement. In other words, since the control memory outputs the time slot numbers used by both communicating subscribers when reading the channel memory, it must be synchronized with the channel memory when reading, but this is not the case when writing. If the information is written at the time of making a call, there is no need to rewrite it until the end of the call. And not all of the time slots are used for calls; some of them, in the example above SO and TS16, are used for control information,
No access to channel memory is required in this time slot. Therefore, if writing to the control memory is performed using this time, only reading (that is, reading to 8 PM) can be performed in other time slots. tb, the total time slot length is 122mg in the above example.
Write all (at T2O, ?814)★9 is read) (All remaining τB can be used, and the operating speed is halved by 1f.
It is possible to c@. At such a speed, 4[
Xlb RAM can be used, which is advantageous in terms of implementation.
The present invention is based on this point of view, and an embodiment is shown in FIG. 6, and an access situation is shown in FIG. 7.
第6図は制御メモリCMとその周辺回路を示し従来の同
様回路部分を第5図に示す、制御用メモリへの書込みは
制御用タイムス四ツ)においてのみとすると、従来のよ
うに何時でも(正確には41mB毎k)書込み可能とい
う訳ではないのでこれに対処すぺ〈バッファまたはレジ
スタ22.24゜26を設けるe c c (中央制御
部)詳しくはその情報受信分配装置8RDよ)の書込み
アドレスWAおよび書込みデータWDは、それが発生し
た時点でバッファ24.26に書込んでおき、セレクタ
16がTSD、TSl6で読出しくR)側から書込み(
W)側へ切換わるとき、制御メモリCMの該Wム部へ該
WDが書込まれる。なおセレクタ16は第5図は各タイ
ムスロット毎KR,Wを繰り返すが、第6図ではTSD
とTa16でのみW*に切換わりその他の時間中はR側
忙ある。またと\でいう〒5O9T816は各ハイウェ
イでのそれであ、9、MPX出側つまシ本CM部分では
第311(a)K示すようにTSO〜T831 (図示
しないが)’r80に相当し、〒816はT8512〜
T854′5に相当する。またWA、WDは共に10ビ
ツトであり、バッファ24゜26はそれらを収容でき、
かつ各々2ワ一ド分(CCからの出力の2回分)程度の
容量を持つようKしておく。WA、WDの一例は第1図
に示し九m(番地)とn(タイムスロット)、m(番地
)トnt(タイムスロット)である、なお、各加入者の
アドレスはハイウェイ番号とタイムスロット番号からな
り、8PMへの書込みはタイムスロット別、その中がハ
イウェイ別となる。レジスタ22はCCからの読出しR
1書込みW指定信号をバッファ24.26と同様に一時
蓄積するもので、書込みWのときは制御メモリCMを書
込み可(ライトイネーブル:Wl)とし、読取りRのと
きは制御メモリCMを読取抄モード圧する。とのR/’
W指定は制御用タイムスロットのとき行なわれ、従って
丁80.〒816などの期間は第7図に示すようKCC
よプのCMアクセス期間となり、W指定なら前述の書込
みが行なわれ、R指定ならCMの読出しが行なわれ、読
出しデータは一時蓄積用のレジスタ20を介してCCへ
送られる。なお書込みWは必らず必要であるが、読取り
Rはそうではなく、機種によっては省略可能である。1
8は制御メモリCMの読出しデータ従って通話路メモリ
のアドレス情報を一時蓄積するレジスタであ!’、8M
Hzとあるのはレジスタ18などを駆動するクロックで
ある。なお図では単線で示しているがMPX出側ではデ
ータは8ビツトつまり1タイムスロット分が並列転送さ
れる。FIG. 6 shows the control memory CM and its peripheral circuits. FIG. To be exact, it is not possible to write 41mB per k), so we need to deal with this. The address WA and write data WD are written to the buffers 24 and 26 at the time they are generated, and the selector 16 reads them using TSD and TSl6 from the write (R) side.
When switching to the W) side, the WD is written into the W section of the control memory CM. Note that the selector 16 repeats KR and W for each time slot in FIG. 5, but in FIG.
It switches to W* only at Ta16 and the R side is busy during the rest of the time. Also, 〒5O9T816 in \ is that on each highway, and in the 9, MPX exit side CM part, it corresponds to TSO~T831 (not shown)'r80 as shown in No. 311(a)K, and 〒 816 is T8512~
Corresponds to T854'5. Also, both WA and WD are 10 bits, and the buffers 24° and 26 can accommodate them.
And each of them is designed to have a capacity of about 2 words (2 outputs from the CC). An example of WA and WD is shown in Figure 1 and is 9m (address), n (time slot), m (address) and nt (time slot).The address of each subscriber is the highway number and time slot number. Writing to 8PM is done by time slot, and within that time slot, by highway. Register 22 is read from CC
1 Write W designation signal is temporarily stored in the same way as buffers 24 and 26. When writing W, the control memory CM is set to writable (write enable: Wl), and when reading R, the control memory CM is set to read mode. Press. R/' with
The W designation is made at the time of the control time slot, and therefore 80. For periods such as 〒816, KCC is shown in Figure 7.
This is the next CM access period, and if W is designated, the above-mentioned writing is performed, and if R is designated, CM reading is performed, and the read data is sent to CC via the temporary storage register 20. Note that writing W is always necessary, but reading R is not, and can be omitted depending on the model. 1
8 is a register that temporarily stores the read data of the control memory CM and the address information of the channel memory! ', 8M
Hz is the clock that drives the register 18 and the like. Although shown as a single line in the figure, 8 bits of data, ie, one time slot, are transferred in parallel on the MPX output side.
以上説明したように本発明によれば多重度は下げること
なく制御用メモリの動作速度を半減することができ、高
集積度メモリの使用可能、消費電力低減圧よる実装容易
化などの利点が得られる。As explained above, according to the present invention, the operating speed of the control memory can be halved without reducing the multiplicity, and advantages such as the use of highly integrated memory and ease of implementation due to reduced power consumption are obtained. It will be done.
第1図は時分割電子交換機の概要を示すブロック図、第
2図は通話路と通話路メモリ部分のブロック図、第5図
の(&) 、 (b) 、 (C)は第2図のタイムス
ロット制御の説明図、第4図は制御メモリにおける従来
のタイムスロ、1ツト制御の説明図、H5図はモリにお
ける本発明に係るタイムスロット制御の説明図である。
図面で、sPMは通話路メモリ、CMは制御メモリ、c
cは制御部、24.26はレジスタ、4゜を鵞は通話路
、TSD 、TS16Fi制御用タイムスロット、残シ
のTSl 、Ta2・・・・は音声信号コード伝送用タ
イムスロットである。
5Fig. 1 is a block diagram showing an overview of the time-sharing electronic exchange, Fig. 2 is a block diagram of the communication path and communication path memory section, and (&), (b), and (C) in Fig. 2 are the same as those in Fig. 2. FIG. 4 is an explanatory diagram of time slot control according to the present invention. FIG. 4 is an explanatory diagram of conventional time slot and one shot control in a control memory. FIG. H5 is an explanatory diagram of time slot control according to the present invention in a memory. In the drawing, sPM is channel memory, CM is control memory, and c
c is a control unit, 24.26 is a register, 4° is a communication path, TSD, TS16Fi control time slot, and the remaining TS1, Ta2, . . . are audio signal code transmission time slots. 5
Claims (1)
る制御メモリを備える時分割電子交換機の制御メモリア
クセス方式において、 制御部よ如の該制御メモリに対するアクセス用アドレス
及び書込みデータを一時蓄積するレジスタを設け、制御
メモリに対するアクセスは、通話路の音声データ用タイ
ムスロット群間に挿入される制御用タイムスロットの到
来時点において前記レジスタの内容を用いて行なう仁と
を特徴とするメモリアクセス方式。[Claims] In a control memory access method for a time-sharing electronic exchange equipped with a control memory that outputs read addresses of a communication path memory and a skeleton memory, the access address and write data to the control memory by a control unit are temporarily stored. A memory access device characterized in that a register is provided for storage, and access to the control memory is performed using the contents of the register at the arrival time of a control time slot inserted between a group of voice data time slots on a communication channel. method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13908081A JPS5840994A (en) | 1981-09-03 | 1981-09-03 | Memory access system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13908081A JPS5840994A (en) | 1981-09-03 | 1981-09-03 | Memory access system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5840994A true JPS5840994A (en) | 1983-03-10 |
Family
ID=15237013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13908081A Pending JPS5840994A (en) | 1981-09-03 | 1981-09-03 | Memory access system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5840994A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5673999A (en) * | 1979-11-21 | 1981-06-19 | Nec Corp | Control system for time sharing service line |
-
1981
- 1981-09-03 JP JP13908081A patent/JPS5840994A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5673999A (en) * | 1979-11-21 | 1981-06-19 | Nec Corp | Control system for time sharing service line |
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