JPS5840385B2 - phase locked loop - Google Patents

Description

【発明の詳細な説明】 発明の分野 この発明は概して通信チャンネルを介して送信された信
号の位相特性を補正するＰＬＬ （ｐｈａｓｅｌｏｏ
ｋ １ｏｏｐ ）に関し、より詳しくは、信号に周波
数オフセット、位相オフセット及び位相ジッタを与える
電話線との結合においてこのＰＬＬを使用する方法に関
するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention generally relates to a PLL (phase loop) that corrects the phase characteristics of a signal transmitted over a communication channel.
k 1oop ), and more particularly to the use of this PLL in connection with a telephone line which imparts frequency offset, phase offset and phase jitter to the signal.

従来技術の説明 電話線の有用性および巾広い普及によって電話線を送信
機と受信機間のデータ通信に使用することが要望されて
きている。Description of the Prior Art The availability and widespread use of telephone lines has created a desire to use telephone lines for data communication between transmitters and receivers.

ある場合には電話線は通過帯域の品質保証を得るため専
用線契約されていた。In some cases, telephone lines were leased to ensure passband quality.

しかし専用線は特に高価で、２ケ所間にしか通信チャン
ネルを提供しないの”ＣＩＪＩられたものであった。However, leased lines were particularly expensive and provided only a communication channel between two locations.

このような理由により、ダイヤル式電話線が、その通過
帯域及び品質がかなり変化するものであるにもかかわら
ず、より望まれている。For this reason, rotary telephone lines are becoming more desirable, even though their passbands and quality vary considerably.

電話線は概して、代表的に受信機で補正される多くの好
ましくない特性を送信信号に与える。Telephone lines generally impart a number of undesirable characteristics to the transmitted signal that are typically corrected at the receiver.

例えば、電話線は送信信号に遅延及び減衰歪みを与える
。For example, telephone lines introduce delay and attenuation distortion to transmitted signals.

電話線はまた送信機の変調搬送波の位相と受信機の復調
搬送波の位相の差に高速な変化を生み出す。Telephone lines also produce rapid changes in the phase difference between the transmitter's modulated carrier and the receiver's demodulated carrier.

この変化は一般に正弦的で通常位相ジッタと呼ばれる。This variation is generally sinusoidal and is commonly referred to as phase jitter.

遅延特性を有するいかなる通信チャンネルに関しても、
電話線は初期位相オフセットを生ずる。For any communication channel that has delay characteristics,
Telephone lines create an initial phase offset.

位相オフセットは受信機が最初気づかない絶対的な時間
差の要因となる。The phase offset contributes to the absolute time difference that the receiver is initially unaware of.

仮に送信機と受信機が同時に動作を開始すれば、送信信
号が受信機に到達するのに有限の時間がかかるので受信
機内のクロックは送信機内のクロックよりも進むことに
なる。If the transmitter and receiver start operating at the same time, the clock in the receiver will lead the clock in the transmitter because it takes a finite amount of time for the transmitted signal to reach the receiver.

−変位相オフセットが補正されれば送信機内と受信機内
のクロックは実質上歩調をそろえる。- If the phase shift offset is corrected, the clocks in the transmitter and receiver will be substantially in step with each other.

送信線はまた周波数オフセットを生じさせ、伝送される
信号全体のスペクトルがずれる。Transmission lines also introduce frequency offsets that shift the overall spectrum of the transmitted signal.

時間に関して周波数オフセットはブ般に線型位相特性を
有する。Frequency offsets generally have linear phase characteristics with respect to time.

位相ジッタ、位相法７セツトおよび周波数オフセットは
集合して受信機に到来する信号に好ましくない位相角を
与える。Phase jitter, phase modulus, and frequency offset collectively give an undesirable phase angle to the signal arriving at the receiver.

ある種のシステムにおいては、受信機は所望の通過帯域
を限定する低域フィルターに伴われているコヒーレント
復調回路を有している。In some systems, the receiver includes a coherent demodulation circuit accompanied by a low pass filter that defines the desired passband.

この低域フィルタに続いて、到達する信号の遅延および
減衰歪みを補正するために等化回路網が設けられている
。Following this low-pass filter, an equalization network is provided to correct for delay and attenuation distortions in the arriving signal.

低域フィルタおよび等化回蕗扁は両署ともシステムにか
なりな遅延をもたらす。The low pass filter and equalization circuit both introduce significant delays into the system.

等化回路に続く回路内で代表的に作られる位相誤差信号
はコヒーレント復調回路に帰還され、電圧制御型発振器
を駆動する。A phase error signal, typically produced in circuitry following the equalization circuit, is fed back to the coherent demodulation circuit to drive a voltage controlled oscillator.

代表的にＰＬＬ と呼ばれるこのループはコヒーレント
復調回路で位相補正を行う。This loop, typically called a PLL, performs phase correction using a coherent demodulation circuit.

それ故、位相誤差信号を導出するこの回路はコヒーレン
トに復調され、等化された信号に応答しうる。Therefore, this circuit for deriving the phase error signal may be responsive to the coherently demodulated and equalized signal.

これらのＰＬＬは典型的に等化回路及び低域フィルタ四
路を含むことが判るであろう。It will be appreciated that these PLLs typically include an equalization circuit and four low pass filters.

不幸にも、これら２つの回路に伴う遅延は従来めＰＬＬ
に高速の位相ジッタに追従することが比較的に不可能な
低周波応答を与える。Unfortunately, the delays associated with these two circuits are
gives a low frequency response that is relatively impossible to follow fast phase jitter.

即ち、特定のボー間隔内での好ましくない位相角を生み
出す誤差が数ボー間隔後でないと検出されず、補正結果
はかなり遅れたものとなる。That is, errors that produce unfavorable phase angles within a particular baud interval are not detected until several baud intervals later, and the correction results are quite delayed.

ある場合においてこの遅延は位相誤差を補正するどころ
か増大させる。In some cases this delay increases the phase error rather than correcting it.

目的 この発明は上記の点に鑑み、高周波応答を有し、特に高
速位相ジッタに追従し得る位相ロックループを提供する
ことを目的として成されたものである。Purpose: In view of the above points, the present invention has been made with the object of providing a phase-locked loop that has a high frequency response and can particularly track high-speed phase jitter.

発明の概要 この発明においては、高周波応答を有し、特に高速位相
ジッタに追従する際に効果的なＰＬＬを設ける。SUMMARY OF THE INVENTION The present invention provides a PLL that has a high frequency response and is particularly effective in tracking fast phase jitter.

実際、特定のボー間隔内に好ましくない位相角を生ずる
誤差はすぐ後に続くボーで検出され、補正されうる。In fact, errors that result in unfavorable phase angles within a particular baud interval can be detected and corrected in immediately subsequent bauds.

位相補正が非常に迅速なのでシステムの位相誤差は大い
に減ぜられる。Since the phase correction is very rapid, the phase error of the system is greatly reduced.

このＰＬＬは（ｌ、ｌ）パーシャルレスポンス信号方式
を採用した搬送波抑圧直交振幅変調システムにおいて位
相特性を補正するのに用いるように特に適合されている
。The PLL is particularly adapted for use in correcting phase characteristics in carrier suppressed quadrature amplitude modulation systems employing (l,l) partial response signaling.

しかしこの用量はこのようなシステムに限られるもので
はない。However, this dose is not limited to such systems.

実際、このＰＬＬはあらゆる形式のパーシャルレスポン
ス信号方式を採用した両側帯および単側帯波システムの
いかなるパルス振幅変調信号においても実質的に使用し
うる。In fact, this PLL can be used with virtually any pulse amplitude modulated signal in double-sided and single-sideband systems employing any type of partial response signaling.

詳しくは、第１の信号の好ましくない第１の位相角を補
正するこのＰＬＬはパーシャルレスポンスデータ信号を
受理し、位相誤差信号を作るエラー計算回路を含む。Specifically, the PLL for correcting an undesirable first phase angle of a first signal includes an error calculation circuit that receives a partial response data signal and generates a phase error signal.

位相誤差信号に応答する１次及び２次分岐路を有するフ
ィルタ手段が第１の位相角に実質上等しい第２の位相角
に対応する信号を作る。Filter means having primary and secondary branches responsive to the phase error signal produces a signal corresponding to a second phase angle substantially equal to the first phase angle.

フィルタ手段の分岐路は第１と第２の位相角差に等しい
位相誤７号の線型鈷よび非線型特性に独立的に応答しう
る。The branches of the filter means are independently responsive to linear and nonlinear characteristics of the phase error 7 equal to the first and second phase angle differences.

位相補正回路網が第２の位相角の変化に従って好ましく
ない第１の位相角を補正するように設けられる。A phase correction circuitry is provided to correct the unfavorable first phase angle according to a change in the second phase angle.

とのＰＬＬ においては、エラー計算回路がコヒーレン
ト復調信号を受信しないことが判る。It can be seen that in the PLL with , the error calculation circuit does not receive a coherent demodulated signal.

エラー計算回路はパーシャルレスポンスデータ信号を受
理し、位相誤差信号を導出するように作られる。The error calculation circuit is configured to receive the partial response data signal and derive a phase error signal.

ＰＬＬは実質的な遅延を生じさせるいかなる回路をも含
まないので、位相オフセット、周波数オフセットと同様
に高速の位相ジッタを補正する高周波応答を有する。Because the PLL does not include any circuitry that introduces substantial delay, it has a high frequency response that compensates for phase offsets, frequency offsets, as well as fast phase jitter.

この発明の上記およびその他の特徴並びに利点は添附の
図面に関連して図解された好適実施例の記述により一層
明白となろう。These and other features and advantages of the invention will become more apparent from the description of the preferred embodiments illustrated in conjunction with the accompanying drawings.

好適実施例の説明 この発明は電話線を介して相互に通信するように配置さ
れた少くとも１対のデータ処理装置間のディジタルデー
タ伝送を増大するディジタル変復調器に関するものであ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention is directed to a digital modem for increasing the transmission of digital data between at least a pair of data processing devices arranged to communicate with each other over a telephone line.

第１のデータ処理装置は第１図に図示されており、参照
数字１１で表わされる。A first data processing device is illustrated in FIG. 1 and designated by the reference numeral 11.

第１のデータは送信機１３においてエンコードされる。The first data is encoded at the transmitter 13.

送信機１３は両側帯波搬送波抑圧直交振幅変調送信機で
ある。Transmitter 13 is a double-sideband carrier suppressed quadrature amplitude modulation transmitter.

その後、このデータはデータアクセス装置１５に送給さ
れ、装置１５は電話線１１を含んだ複数本の電話線とイ
ンターフェイスする。This data is then sent to data access device 15, which interfaces with a plurality of telephone lines, including telephone line 11.

好適実施例において、電話線１７は第２のデータアクセ
ス装置１９を介して受信機２１で終端し、受信機２１は
両側帯波搬送波抑圧直交振幅変調受信機である。In the preferred embodiment, telephone line 17 is terminated via second data access device 19 at receiver 21, which is a double-band carrier suppressed quadrature amplitude modulation receiver.

受信機２１において到来する信号は第２のデータ処理装
置２３に送給される前に復調されデコードされる。The incoming signal at the receiver 21 is demodulated and decoded before being sent to the second data processing device 23.

このように第１のデータ処理装置１１からのデータは電
話線１７を介して第２のデータ処理装置２３に転送され
る。In this way, data from the first data processing device 11 is transferred to the second data processing device 23 via the telephone line 17.

送信機１３は第１のデータ処理装置１１と伝送データア
クセス装置１５０間において第２図に一層詳細に図示さ
れている。The transmitter 13 is illustrated in more detail in FIG. 2 between the first data processing device 11 and the transmitted data access device 150.

エンコーダ２５はデータ処理装置１１に接続され、２４
００ ｂｐｓまたは４８００ ｂｐｓのようなある特定
速度で処理装置１１からのディジタル化データを受信す
るように構成されている。The encoder 25 is connected to the data processing device 11 and
It is configured to receive digitized data from the processing device 11 at a certain speed, such as 0.00 bps or 4800 bps.

エンコーダ２５内において到来するデータはランダム化
され、差動符号化され以下に明記する理由によって指摘
するように、同相チャンネルおよび直交チャンネルに分
離される。The incoming data within encoder 25 is randomized, differentially encoded and separated into in-phase and quadrature channels, as noted for reasons specified below.

これらのチャンネルを以下エチャンネルおよびＱチャン
ネルと称す。These channels are hereinafter referred to as the E channel and the Q channel.

エンコーダ２５の出力において、■およびＱチャンネル
での信号は夫々ディジタルラード即ちディジタルシンボ
ルｄＩｊ 、ｄＱｊ を含む。At the output of the encoder 25, the signals in the ■ and Q channels contain digital rads or symbols dIj and dQj, respectively.

但し、添字ｊはｊ番目のデータシンボルを意味する。However, the subscript j means the j-th data symbol.

各データシンボルｄＩｊ、ｄＱｊは複数のデータレベル
の１つを表わし、その数は動作速度に依存する。Each data symbol dIj, dQj represents one of a plurality of data levels, the number of which depends on the operating speed.

例えばデータが２４００ ｂｐｓの速度で送信される場
合、ディジタルシンボルは例えば±１のデータレベルを
表わす。For example, if data is transmitted at a rate of 2400 bps, the digital symbols represent data levels of, for example, ±1.

４８０ （ｌｂｐｓの動作に対しては、シンボルは例え
ば±３および±１のような４つのレベルの１つを表わす
。For 480 (lbps) operation, the symbols represent one of four levels, such as ±3 and ±1.

後者の場合、各ディジタルシンボルは２ビツトを含み４
つのレベルの１つを表わすことができる。In the latter case, each digital symbol contains 2 bits and 4
can represent one of two levels.

ディジタルシンボルは典型的に毎秒１２００個の速度で
発生し、変復調器の処理量は毎秒１２００シンボル×２
（シンボルあたりのビット数）×２（チャンネル数）即
ち、４８００ ｂｐｓである。Digital symbols typically occur at a rate of 1200 symbols per second, and the modem throughput is 1200 symbols per second x 2
(number of bits per symbol) x 2 (number of channels), or 4800 bps.

適当にエンコードされたのち、４８００ ｂｐｓまたは
２４００ ｂｐｓの入力データビットは夫々データシン
ボルｄｌｊ、ｄＱｊとして１対の低域フィルタ３１．３
３０一方への入力に現われる。After being appropriately encoded, the 4800 bps or 2400 bps input data bits are passed through a pair of low-pass filters 31.3 as data symbols dlj, dQj, respectively.
30 appears on the input to one side.

フィルタ３Ｌ３３は一連の遅延段および各データシンボ
ルｄＩｊ、ｄＱｊを夫々が各段の１つに関連した複数の
タップ係数だけ順次乗算する手段をそなえたトランスバ
ーサル型（ｔｒａｎｓｖｅｒｓａｌ ）フィルタである
。Filter 3L33 is a transversal filter having a series of delay stages and means for sequentially multiplying each data symbol dIj, dQj by a plurality of tap coefficients, each associated with one of the stages.

フィルタ３１，３３の各タップは受信機２１内の類似し
たフィルタとの組合せにおいてシステムに後に詳述する
（１．１）パーシャルスポンス信号方式をもたらすよう
に調整された一定の係数をもっている。Each tap of filters 31, 33 has a fixed coefficient adjusted to provide the system with a similar filter in receiver 21 to provide the system with partial response signaling (1.1), detailed below.

乗算により得られた積は総和され各フィルタ３１，３３
の出力を与える。The products obtained by multiplication are summed and each filter 31, 33
gives the output of

各Ｉ及びＱチャンネル内のディジタル信号は夫々下記の
ように表現できる。The digital signals in each I and Q channel can be respectively expressed as follows.

但し、ｇＩ−にはディジタル低域フィルタ３１゜３３の
タップ値である。However, gI- is the tap value of the digital low-pass filter 31°33.

特定のタップはｇＩ０ で表現でき、この場合先行する
連続的なタップはｇＩ−１、ｇＩ−２、・・・・・τｇ
■−ｋ で表現できる。A particular tap can be represented by gI0, in which case the preceding consecutive taps are gI-1, gI-2,...τg
■It can be expressed as −k.

ｇＩ（Ｄに後続する連続的なタップはｇＩｔ、ｇＩ２・
・・・・・ｇＩｋで表現できる。gI (Continuous taps following D are gIt, gI2・
...It can be expressed in gIk.

トランスバーザル型フィルタの詳細な説明、この発明の
他の背景となる部品並びにこのタイプのディジタル表現
型式はＲ６Ｌｕｃｋｙ ａｎｄ Ｊ、５ａｌｚ
ａｎｄ Ｅ、Ｗｅｌｄｏｎ１″ｐｒｉｎｃｉｐｌｅｓ
ｏｆ Ｄａｔａ Ｃｏｍｍｕｎｆｃａｔｉｏｎ”
（ＭｃＧｒａｗ−Ｈｉｌｌ １９６８ ）に見い出せ
る。A detailed description of transversal filters, other background components of the invention, and digital representations of this type can be found in R6Lucky and J, 5alz.
and E, Weldon1″ principles
of Data Communication”
(McGraw-Hill 1968).

適当にＰ波された後、■およびＱチャンネル内の信号は
夫々乗算器３２．３４に導入され、ここで例えば１６０
０ヘルツの搬送波周波数にて正弦／余弦ＲＯＭ３５から
のディジタル量だけ乗算される。After being suitably P-waved, the signals in the ■ and Q channels are introduced into multipliers 32, 34, respectively, where, for example, 160
It is multiplied by the digital amount from the sine/cosine ROM 35 at a carrier frequency of 0 hertz.

例えば、■チャンネル内の信号はボー速度にで連続して
繰返し角度１２０°、２４０°、および３６００の正弦
値だけ乗算される。For example, the signal in the ■ channel is multiplied by the baud rate by successive repetition angles of 120°, 240°, and 3600 sine values.

Ｑチャンネル内の信号はこのような角度の余弦値だけ乗
算される。The signal in the Q channel is multiplied by the cosine value of such angle.

このように変調された信号はその後加算器３７で組合せ
られ、ディジタルアナログ変換器３９でアナログ型式に
変換され、アナログ低域フィルタ４１で平滑される。The signals thus modulated are then combined in an adder 37, converted to analog form in a digital-to-analog converter 39, and smoothed in an analog low-pass filter 41.

電話線１７によって伝送されるこのアナログ型式の信号
は、下記のように表現できる。This analog type signal transmitted by telephone line 17 can be expressed as follows.

但し、ＷＩ・及びＷＱｊは基底帯域信号の同相成分及び
直交成分の第ｊ番目のデータシンボルであり、ωＣは正
弦／余弦ＲＯＭ３５の角周波数である。However, WI· and WQj are the j-th data symbol of the in-phase component and quadrature component of the baseband signal, and ωC is the angular frequency of the sine/cosine ROM 35.

電話線１７を介して伝送された信号は電話線１７０品質
に依存して多少の範囲まで変化することがある。The signal transmitted over telephone line 17 may vary to some extent depending on the telephone line 170 quality.

例えば、電話線１７が全体のデータスペクトルをずらせ
ることがあり、これは典型的な周波数オフセットと呼ば
れている。For example, telephone line 17 may shift the entire data spectrum, which is referred to as a typical frequency offset.

低品質の電話線１７はまた位相ジッタを生じさせること
があり、受信信号の搬送波位相は送信信号の搬送波位相
にく対して正弦波状に変化する。Poor quality telephone line 17 may also cause phase jitter, where the carrier phase of the received signal varies sinusoidally with respect to the carrier phase of the transmitted signal.

また、送信機１３の搬送波位相と受信機２１の搬送波位
相には初期的な差異がある。Further, there is an initial difference between the carrier wave phase of the transmitter 13 and the carrier wave phase of the receiver 21.

これは一般的に、位相オフセットと呼ばれている。This is commonly referred to as phase offset.

もし電話線１７が低品質であれば、対称並びに非対称の
遅れおよび減衰歪みを生ずることがある。If the telephone line 17 is of poor quality, it can cause symmetrical and asymmetrical delay and attenuation distortion.

この歪みは電話線１７が搬送波周波数に関してスペクト
ル内に各特定周波数に及ぼす影響に起因する。This distortion is due to the effect that telephone line 17 has on each particular frequency in the spectrum with respect to the carrier frequency.

例えば、スペクトル内のいくつかの周波数はスペクトル
内の他の周波数よりも大きい遅れを蒙る。For example, some frequencies within the spectrum experience a greater delay than other frequencies within the spectrum.

同様に電話線１１はある周波数を他の周波数よりも多く
減衰させることがある。Similarly, telephone line 11 may attenuate some frequencies more than others.

もちろん、受信信号と送信信号の間のエラーを極少にす
るため受信機２１は電話線１７のこのような好ましから
ざる特性をすべて補償できることが望ましい。Of course, it is desirable that receiver 21 be able to compensate for any such undesirable characteristics of telephone line 17 in order to minimize errors between received and transmitted signals.

第３図のブロックダイヤグラムに詳細に図示されている
受信機２１についてその構成要素の詳細な説明をする前
に概略的な説明をしよう。Before providing a detailed description of the components of receiver 21, which is shown in detail in the block diagram of FIG. 3, a general description will be provided.

送信信号の歪んだ特性を強調するために、第３図の受信
機２１に入力される信号をＳ’（ｔ ）で示す。In order to emphasize the distorted characteristics of the transmitted signal, the signal input to receiver 21 in FIG. 3 is designated S'(t).

この信号Ｓ’ （ｔ’ ）は実質上、送信信号５（ｔ）
に全てのチャンネル歪を加えたものである。This signal S'(t') is essentially the transmission signal 5(t)
is the sum of all channel distortions.

このチャンネル歪は、以下に示すように位相オフセット
、周波数オフセット及び位相ジッタに加えて、ガウス雑
音とインパルス雑音を含むであろう。This channel distortion will include phase offset, frequency offset, and phase jitter, as well as Gaussian noise and impulse noise, as shown below.

但し、φは電話線によって引き起こされた位相誤差、ｎ
（ｔ）はガウス及びインパルス通信線雑音、＊はたたみ
込み積分、モしてｃ （”ｔ ）は減衰歪及び遅延歪の
関数であるチャンネルインパルス応答である。where φ is the phase error caused by the telephone line, n
(t) is the Gaussian and impulse communication line noise, * is the convolution integral, and c("t) is the channel impulse response as a function of attenuation and delay distortions.

電話線１７からの入力アナログ信号Ｓ’（ｔ）はデータ
アクセス装置１９を介してアナログ帯域フィルタおよび
自動利得制御器４３に導入され、制御器４３は所望の帯
域および信号レベルを選択する。Input analog signal S'(t) from telephone line 17 is introduced via data access device 19 to analog bandpass filter and automatic gain controller 43, which selects the desired band and signal level.

アナログディジタル変換器、即ちサンプラ４５は送信機
１３のシンボル速度の整数倍に対応した例えば毎秒４８
００回のようなある速度にて、辛味するアナログ信号を
サンプルする。The analog-to-digital converter or sampler 45 operates at a rate corresponding to an integer multiple of the symbol rate of the transmitter 13, e.g. 48 per second.
A pungent analog signal is sampled at a certain rate, such as 00 times.

サンプラ４５を出て、さらに受信機２１の残りの部分か
ら出る各信号は全てディジタル型式である。The signals exiting sampler 45 and the rest of receiver 21 are all in digital form.

サンプラ４５からのディジタル信号は、一対の乗算器４
６と４８のそれぞれで、正弦／余弦ＲＯＭ４７によって
別個に乗算される。The digital signal from the sampler 45 is sent to a pair of multipliers 4
6 and 48 separately by the sine/cosine ROM 47.

このように信号は非コヒレントに復調され同相チャンネ
ルおよび直交チャンネルに分離され、以下これらは夫々
受信機２１において■チャンネルおよびＱチャンネルと
して引用される。The signal is thus non-coherently demodulated and separated into an in-phase channel and a quadrature channel, which will hereinafter be referred to as the {circle around (1)} channel and Q channel, respectively, at the receiver 21.

各チャンネルＩ、Ｑ内の信号は乗算器４６゜４８から各
ディジタル低域フィルタ５３，５５へ導入され、復調信
号から所望の基底帯域信号を選択する。The signals in each channel I, Q are introduced from multipliers 46, 48 to respective digital low pass filters 53, 55 which select the desired baseband signal from the demodulated signal.

上記したように送信機１３内のフィルタ３１．３３とと
もに（１，１）パーシャルレスポンス信号方式をもたら
すように調整されたフィルタ５３，５５が受信機２１内
にある。There are filters 53, 55 in receiver 21 that are tuned to provide (1,1) partial response signaling along with filters 31, 33 in transmitter 13 as described above.

この（１、１）パーシャルレスポンス信号方式を以下に
詳述する。This (1, 1) partial response signaling method will be explained in detail below.

理想的には（１，１）パーシャルレスポンス信号方式は
、低域フィルタ５３．５４０それぞれの出力端子に７レ
ベルの信号をもたらす。Ideally (1,1) partial response signaling provides a seven level signal at the output terminal of each of the low pass filters 53,540.

この７レベルのパーシャルレスポンス信号はＤＩｊ 及
びＤＱ−とじて示され、入力データシンボルｄＩｊ。This seven-level partial response signal is denoted as DIj and DQ-, and the input data symbol dIj.

ｄＱｊ によって下記のように表現できる。It can be expressed as follows using dQj.

ＤＩ・＝ｄＩ・＋ｄＩｊ −１ Ｊ （３） ＤＱ・＝ｄＱ・＋ｄＱｊ−１ ｊ 仮にフィルタ５３及び５５からの信号が理想的なもので
あるとすれば、７レベルの信号ＤＩｊ 及びＤＱｊ は
この時点で検出され、以下に述べるような方法でデコー
ドされて送信２進データをもたらす。DI・=dI・+dIj −1 J (3) DQ・=dQ・+dQj−1 j If the signals from the filters 53 and 55 are ideal, the 7-level signals DIj and DQj will be at this point. and decoded in a manner described below to yield transmitted binary data.

受信機２１の主たる目的は、７レベルのシンボルＤＩ・
及びＤＱｊが検出され、送信デニタが再生コ されるように、位相誤差及びチャンネル歪を補正するこ
とである。The main purpose of the receiver 21 is to receive 7-level symbols DI and
and DQj are detected, and the phase error and channel distortion are corrected so that the transmitted signal is regenerated.

低域フィルタ５３．５５の出力端子に現れる信号は、典
型的に理想的なものではなく、チャンネル歪、位相誤差
及びその他の形の雑音によって汚染されているので、こ
の信号は記号ＸＩ及びＸＱで示されるだろう。Since the signal appearing at the output terminal of the low-pass filter 53,55 is typically not ideal and is contaminated by channel distortion, phase errors and other forms of noise, this signal is designated by the symbols XI and XQ. It will be shown.

この等化されていない信号は、入力信号Ｓ’ （ｔ ）
によって下記のように表現されるであろう。This unequalized signal is the input signal S' (t)
would be expressed as follows.

ＸＩ −（Ｓ’（ｔ） ｃｏｓ （ωｅｔ ） ） ＊
ｇＩ （ｔ）（３Ａ） ＸＱ−（Ｓ’（ｔ） ｓｉｎ （ωｃｔ ） ） ＊ｇ
Ｉ （ｔ ）但し、＊はたたみこみ積分、ｇＩ（ｔ）は
フィルタ５３若しくはフィルタ５５の応答である。XI − (S'(t) cos (ωet) ) *
gI (t) (3A) XQ-(S'(t) sin (ωct)) *g
I (t) However, * is the convolution integral, and gI(t) is the response of the filter 53 or the filter 55.

フィルタ５３，５５に引続いて、チャンネルＩ。Following filters 53, 55, channel I.

Ｑ内の２つの基底帯域信号ＸＩ、ＸＱがそれぞれ等化回
路網５７に導入される。Two baseband signals XI, XQ in Q are introduced into equalization network 57, respectively.

この回路網５７はエチャンネルのための１対のトランス
バーサル型等化器１００，１０２およびＱチャンネルの
ための１対のトランスバーサル型等化器１０４ 。This network 57 includes a pair of transversal equalizers 100, 102 for the E channel and a pair of transversal equalizers 104 for the Q channel.

１０６を含んでいる。Contains 106.

この回路網５７は電話線１７の非対称並びに対称の遅れ
および減衰歪みを補正する。This network 57 corrects for asymmetrical and symmetrical delay and attenuation distortions in telephone line 17.

この等化回路網５７の出力端子において、■およびＱチ
ャンネル内のＹＩ’及びＹＱ ／で示される信号は、下
記のように表現される。At the output terminal of this equalization network 57, the signals designated YI' and YQ/ in the ■ and Q channels are expressed as follows.

ＹＩ’ｊ−ΣＣＩｎＸＩｊ−ｏ−ΣｃＱｎＸＱｊ−１ｎ
Ｈ （４） ＹＱ′ｊ−ΣＣＩｎＸＱｊ 、＋ΣＣＱｎＸＩｊ−１ｎ
ｎ 但し、ＣＩ及びＣＱはそれぞれのチャンネル内での等花
器利得係数、そしてｎはそれぞれの等化器１００，１０
２，１０４，１０６内の乗数の最大個数を表わす。YI'j-ΣCInXIj-o-ΣcQnXQj-1n
H (4) YQ′j−ΣCInXQj, +ΣCQnXIj−1n
n where CI and CQ are equalizer gain coefficients within each channel, and n is the equalizer 100, 10 of each
Represents the maximum number of multipliers within 2,104,106.

等価された信号ＹＩ’及びＹＱ／は位相補正回路網５９
内で位相誤差φに対応して発生される位相角ダの正弦値
及び余弦値だけ位相補正回路網５９内にで乗算される。The equalized signals YI' and YQ/ are sent to the phase correction network 59
is multiplied in the phase correction network 59 by the sine and cosine values of the phase angle DA generated corresponding to the phase error φ.

位相補正回路網５９の出力端子において、各■及びＱチ
ャンネル内のＹＩ及びＹＱで表わされる等化されかつ位
相補正された信号は、下記のように表現される。At the output of the phase correction network 59, the equalized and phase corrected signals, designated YI and YQ in each of the 1 and Q channels, are expressed as follows.

ＹＩ・＝Ｙ■′・ｃｏｓφ’−ＹＱ’ｊｓｉｎφ′Ｊ
」 （５） ＹＱ・＝ＹＱ′ｊｃｏｓφ’＋ＹＩ’ｊｓｉｎφ′位相
補正回路網５９の出力端子において、信号ＹＩ及びＹＱ
は等価され、かつ位相補正されている。YI・=Y■′・cosφ′−YQ′jsinφ′J
(5) YQ・=YQ′jcosφ′+YI′jsinφ′ At the output terminal of the phase correction circuit network 59, the signals YI and YQ
are equalized and phase corrected.

このようにして、等化されていない信号ＸＩ及びＸＱが
理想的なものであることを妨げていたところの歪の大部
分は除去される。In this way, most of the distortion that would prevent the unequalized signals XI and XQ from being ideal is removed.

即ち、信号ＹＩ及びＹＱは、実質上理想的な７レベルシ
ンボルＤＩ及びＤＱである。That is, the signals YI and YQ are substantially ideal seven-level symbols DI and DQ.

この信号ＹＩ及びＹＱはそれぞれのＩ及びＱチャンネル
内で検出器６１゜６３に導入される。The signals YI and YQ are introduced into detectors 61, 63 in their respective I and Q channels.

検出器６１及び６３はしきい値検出器で、ＹＩ・及びＹ
Ｑｊ信号が、可能な７しベルのうちのどれに最も近接し
ているかを判定する。Detectors 61 and 63 are threshold detectors, and YI and Y
Determine which of the possible seven bells the Qj signal is closest to.

そして、７レベルシンボルＤＩ・及びＤＱｊがそれぞれ
の検出器６１及び６３の出力端にもたらされる。Seven-level symbols DI and DQj are then provided at the outputs of the respective detectors 61 and 63.

デコーダ７９は、７レベルシンボルＤＩ及び囚をデコー
ドし、下記の等式に従って４レベルシンボルｄＩ・及び
ｄＱｊをもたらす。Decoder 79 decodes the 7-level symbols DI and dQj, yielding 4-level symbols dI and dQj according to the equations below.

ｄＩ・＝ＤＩｊ−ｄＩｊ −１ （前述の等式（３）） ％式％ デコーダ７９は更に、４レベルシンボルｄＩｊ及びｄＱ
ｊ をデコードし、第２のデータ処理装置２３に導入さ
れる２進データを作る。dI・=DIj−dIj −1 (Equation (3) above)
j to create binary data that is introduced into the second data processing device 23.

好適実施例において、エラー計算回路６５は、サンプラ
４５のサンプリング速度、回路網５７の等化、および回
路網５９０位相補正を行うためのエラー信号を作る。In the preferred embodiment, error calculation circuitry 65 produces an error signal for effecting sampling rate of sampler 45, equalization of circuitry 57, and phase correction of circuitry 590.

特に重要なことは、到来するデータのみに依存する単一
のエラー計算回路６５を設置することによって、受信機
２１のタイミング、等比および位相補正は到来する信号
の欠陥を補正するように調整できることである。Of particular importance, by installing a single error calculation circuit 65 that depends only on the incoming data, the timing, geometric and phase corrections of the receiver 21 can be adjusted to correct for imperfections in the incoming signal. It is.

このような特性の補償によって、検出器６１，６３で検
出されたデータはデコーダ７９に導入され、ここで信号
は差分的にデコードされ、プランダム化され、第２のデ
ータ処理装置２３に導入される。By compensating for such characteristics, the data detected by the detectors 61, 63 are introduced into the decoder 79, where the signals are differentially decoded, pre-randomized and introduced into the second data processing device 23. Ru.

システムを一般的に詳細に説明する前に前述の記号を要
約し、（１，１）パーシャルレスポンス信号方式につい
て述べて、システム補正を行うために用いられるシステ
ムエラー信号を導き出す方が好都合である。Before describing the system in general detail, it is convenient to summarize the foregoing symbols and discuss (1,1) partial response signaling to derive the system error signal used to perform system corrections.

上述したように、残りの詳細な説明全般にわたって、下
記の記号を数量を示す場合に使用する。As mentioned above, throughout the remainder of the detailed description, the following symbols are used to refer to quantities.

ＸＩ＝Ｉチャンネル内の等化前の信号 ＸＱ＝Ｑチャンネル内゛の等化前の信号 ＹＩ’＝Ｉチャンネル内の等化後の信号 であり、位相補正回路５９の人力信号 ＹＱ’＝Ｑチャンネル内の等化後の信号 であり、位相補正回路５９０入力信号 ＹＩ＝Ｉチャンネル内の等化され位相補正された信号 ＹＱ＝Ｑチャンネル内の等化され位相補正された信号 ＤＩ ＝検出器６１の出力端で得られるデータシンボル ＤＱ ＝検出器６３の出力端で得られるデータシンボル システムの詳細な説明をより容易にするために、パーシ
ャルレスポンス信号方式に幾分精通しておくことは役立
つ。XI = Signal before equalization in I channel XQ = Signal before equalization in Q channel YI' = Signal after equalization in I channel Human input signal of phase correction circuit 59 YQ' = Q channel The input signal of the phase correction circuit 590 YI = the equalized and phase-corrected signal in the I channel YQ = the equalized and phase-corrected signal in the Q channel DI = the signal after the equalization in the Q channel Data Symbols Obtained at the Output DQ=Data Symbols Obtained at the Output of the Detector 63 To facilitate a detailed description of the system, it is helpful to be somewhat familiar with partial response signaling.

典型的なインパルス応答を示す波形が一般的に第３Ａ図
に示されており、参照数字４４がつげられている。A waveform representing a typical impulse response is shown generally in FIG. 3A and is designated by the reference numeral 44.

サンプラ４５による波形４４のサンプリングは、代表的
に１゜で示される第１のサンプル値が時刻＋−における
インパルス応答の立上りで取出され、代表的に１１ で
示される第２のサンプル値が時刻−一のインパルス応答
の立上りで取出されるものである。The sampling of the waveform 44 by the sampler 45 is such that a first sample value, typically indicated at 1°, is taken at the rise of the impulse response at time +-, and a second sample value, typically indicated at 11, is taken at time -. It is taken out at the rising edge of one impulse response.

但し、Ｔはシンボル間隔である。However, T is the symbol interval.

この種のパーシャルレスポンス信号方式においては、ｌ
ｏは１１に等しく、これらのサンプル値は標準値”■”
に正規化される。In this kind of partial response signaling system, l
o is equal to 11, and these sample values are standard values “■”
normalized to .

このような特性により、この種の信号方式は一般に（１
，１）パーシャルレスポンス信号方式と呼ばれる。Due to these characteristics, this type of signaling system is generally (1
, 1) It is called the partial response signaling method.

上記に要約した信号を使用して、エラー信号を受信機２
１にあるデータから取出す方法を次に説明する。Using the signals summarized above, transmit the error signal to the receiver 2.
The method for extracting data from the data in 1 will be explained below.

エラー計算回路６５の一部を示す第４図において検出器
６１．６３からのＤＩ、ＤＱ信号は夫々１対の乗算器６
２．６４に導入されることがわかる。In FIG. 4, which shows a part of the error calculation circuit 65, the DI and DQ signals from the detectors 61 and 63 are sent to a pair of multipliers 6, respectively.
It can be seen that it will be introduced in 2.64.

後述の判定スレーショールド制御器７７にて発生された
量１゜も乗算器６２，６４に導入される。A quantity 1° generated by a decision threshold controller 77, which will be described later, is also introduced into multipliers 62 and 64.

この量な。は一般にその量が１゜で示される（１．１）
パーシャルレスポンス信号方式に従ってサンプルされた
インパルス応答の第１のサンプル値の最新化推定値であ
る。This amount. is generally expressed as 1° (1.1)
2 is an updated estimate of a first sample of an impulse response sampled according to a partial response signaling scheme;

乗算器６２．６４から信号ＤＩ↑ｏ ｔ ｍｏは夫夫１
対の差動加算器６６．６８の負極端子に導入される。The signal DI↑o t mo from the multipliers 62 and 64 is
It is introduced into the negative terminals of a pair of differential adders 66 and 68.

等化後信号ＹＩ、ＹＱは加算器６６゜６８の入力の正極
端子に導入され、下記のエラー信号が夫々Ｉチャンネル
およびＱチャンネルに対して加算器６６及び６８の出力
として作られる。The equalized signals YI, YQ are introduced to the positive terminals of the inputs of adders 66 and 68, and the following error signals are produced as outputs of adders 66 and 68 for the I and Q channels, respectively.

ＥＩ ＝ＹＩ −ＤＩ今。EI = YI - DI now.

（６） ＥＱ＝ＹＱ−ＤＱ↑０ エラー計算回路６５においてこれらのエラー信号が夫々
１対の端子７０．７２に現われる。(6) EQ=YQ-DQ↑0 In the error calculation circuit 65, these error signals appear at a pair of terminals 70 and 72, respectively.

標準記号が設定されパーシャルレスポンス信号方式が記
載され、そしてエラニ信号ＥＩ、ＥＱが導出されたの℃
、以下受信機２１の動作をより詳細に記載する。The standard symbols were set, the partial response signaling system was described, and the Errani signals EI and EQ were derived.
, the operation of the receiver 21 will be described in more detail below.

既に第３図を参照して気付いたように、サンプラ４５で
受信された信号はアナログ信号であって、実質的に送信
機１３で送信された信号であるが通常電話線１７の欠陥
によって歪みを受けている。As already noted with reference to FIG. 3, the signal received by sampler 45 is an analog signal and is essentially the signal transmitted by transmitter 13, but typically distorted by defects in telephone line 17. is recieving.

この到来信号は次のように表現できる。This arriving signal can be expressed as follows.

サンプラ４５において、この信号Ｓ’（ｔ）は適当に送
信機１３のシンボル速度の整数倍に対応した例えば毎秒
４８００回のような速度でサンプルされる。In sampler 45, this signal S'(t) is sampled at a rate corresponding to an integer multiple of the symbol rate of transmitter 13, such as 4800 times per second.

サンプラ４５は±５１２のレベルに応答し各サンプルで
取出される情報は１０ビツトのディジタルワードで表現
できる。The sampler 45 is responsive to ±512 levels and the information extracted with each sample can be represented by a 10-bit digital word.

このディジタル信号は１対の乗算器４６，４８に導入さ
れる。This digital signal is introduced into a pair of multipliers 46,48.

乗算器４６及び４８において、このディジタル信号は送
信機１３の正弦／余弦ＲＯＭ３５の周波数に等しい例え
ば１６００ヘルツの搬送波周波数をもった正弦／余弦Ｒ
ＯＭ４７から得られる量だけ乗算される。In multipliers 46 and 48, this digital signal is converted to sine/cosine R with a carrier frequency equal to the frequency of sine/cosine ROM 35 of transmitter 13, for example 1600 hertz.
Multiplied by the amount obtained from OM47.

例えば、乗算器４６において、ディジタル情報は順次毎
秒４８００回のサンプル速度にて角度１２００．２４０
０および３６００の正弦値だけ乗算される。For example, in multiplier 46, the digital information is sequentially converted into angular 1200.240 samples at a sample rate of 4800 times per second.
Multiplied by sine values of 0 and 3600.

乗算器４８においても同様にディジタル情報は毎秒４８
００回のサンプル速度にて角度１２０°、２４００およ
び３６００の余弦値だけ乗算される。Similarly, in the multiplier 48, digital information is transmitted at a rate of 48
The angle is multiplied by the cosine values of 120°, 2400 and 3600 at a sample rate of 00 times.

ＲＯＭ３５とＲＯＭ４７の搬送波周波数は等しいけれど
も、位相関係は等しくならないかもしれないので、この
ような場合は非コヒレントの復調が行われる。Although the carrier frequencies of ROM 35 and ROM 47 are equal, the phase relationships may not be equal, so non-coherent demodulation is performed in such a case.

１６００ヘルツ搬送波周波数は電話線の通過帯域の１ｏ
ｏｏヘルツと２２００ヘルツの間に１２００ヘルツのデ
ータ通過帯域を設置するので特に望ましい。The 1600 Hz carrier frequency is 1o in the telephone line passband.
It is particularly desirable to have a data passband of 1200 hertz between oo hertz and 2200 hertz.

これによってデータ通過帯域の上下両方に１５０ヘルツ
二次制御チャンネルを設置するに十分な帯域が残される
。This leaves enough bandwidth to install a 150 hertz secondary control channel both above and below the data passband.

１６００ヘルツ搬送波はまた４ ８００ ｂｐｓのサン
プリング周波数の１／３であるので望ましい。A 1600 hertz carrier is also desirable since it is 1/3 of the sampling frequency of 4800 bps.

それ故、３つの等間隔の角度１２０°、２４００．３６
００の正弦値および余弦値は復調に際し乗数を与えるこ
とができる。Therefore, three equally spaced angles of 120°, 2400.36
The sine and cosine values of 00 can provide a multiplier during demodulation.

これらの角度の正弦値は０．８６６、−０．８６６およ
び０であり、また余弦値は−０，５、−〇、５および１
である。The sine values of these angles are 0.866, -0.866 and 0, and the cosine values are -0, 5, -0, 5 and 1
It is.

したがって、１６００ヘルツ周波数では単に０．５と０
．８６６のディジタル量を記憶するだげでＲＯＭ３５，
４７は作用しうる。Therefore, at 1600 hertz frequency it is simply 0.5 and 0
．． ROM35 just stores 866 digital quantities,
47 can work.

これらの数値を適当に符号変換すれば所望の乗数を与え
ることができる。By appropriately converting the sign of these numerical values, a desired multiplier can be given.

到来する信号が上記のように復調されたとき、正弦２乗
項、余弦２乗項および正弦／余弦項が生じ、その夫々は
ＲＯＭ４７の搬送波周波数の２倍の周波数の好ましから
ざる成分を有することとなる。When the incoming signal is demodulated as described above, a sine squared term, a cosine squared term and a sine/cosine term are produced, each of which has an undesirable component at a frequency twice the carrier frequency of ROM 47. Become.

このため、■およびＱチャンネルで得られた積は夫々デ
ィジタル低域フィルタ５３，５５に導入され、２倍周波
数項は削除される。Therefore, the products obtained in the ■ and Q channels are introduced into digital low-pass filters 53 and 55, respectively, and the double frequency term is deleted.

フィルタ５３，５５は送信機１３のフィルタ３１．３３
に関して記述したタイプのトランＡバーサル型フィルタ
である。Filters 53 and 55 are filters 31 and 33 of transmitter 13.
This is a transversal type filter of the type described above.

それ故、これらは通常一連のディジタルサンプル値を受
信し、複数の係数の１つで各サンプル値を乗する遅延段
で構成されている。They therefore usually consist of a delay stage that receives a series of digital sample values and multiplies each sample value by one of a plurality of coefficients.

得られた積は毎秒１２００回の速度で加算され、総和は
１２ビツトのディジタルワードに四捨五入される。The resulting products are added at a rate of 1200 times per second, and the sum is rounded to a 12-bit digital word.

帯域幅ωヘルツの理想的なチャンネルを介して２ωシン
ボルの理想的なナイキス） （Ｎｙｑｕｉｓｔ ）速度
で伝送されたシンボルに対しフィルタ３３゜３５および
５３，５５は次の合成信号整形特性をもたらすように調
整できる。For symbols transmitted at an ideal Nyquist rate of 2ω symbols through an ideal channel of bandwidth ω Hertz, the filters 33° 35 and 53,55 yield the following composite signal shaping characteristics: Can be adjusted.

但し、Ｔはシンボル間隔である。However, T is the symbol interval.

チャンネル歪が無い状態ではこれによってシステム全体
に次のインパルス応答が附与され、これによって ｔ＝
±Ｔ／２に対し、１、他のすべてのサンプリング時間に
対しＯであることが証明される。In the absence of channel distortion, this imparts the following impulse response to the entire system, which gives t=
It is proven that 1 for ±T/2 and O for all other sampling times.

それ故、時間＋Ｔ／２で取出されたサンプル１ｏおよび
時間−Ｔ／２で取出されたサンプル１１ の両者は１の
インパルス応答を有する。Therefore, sample 1o taken at time +T/2 and sample 11 taken at time -T/2 both have an impulse response of 1.

一般に（１、ｌ）パーシャルレスポンス信号方式と呼ば
れるこのタイプの信号方式は、７レベルのシンボルＤＩ
・、ＤＱｊを等式（３）に示すようにＪ ４レベルのデータシンボルｄＩｊ、ｄＱｊ ０項で表
現することを可能にするので、この発明にとって特に好
ましい。This type of signaling, commonly referred to as (1, l) partial response signaling, uses a seven-level symbol DI
, DQj can be expressed by J 4-level data symbols dIj, dQj 0 terms as shown in Equation (3), which is particularly preferable for the present invention.

即ち、７レベルのシンボルＤＩｊ。ＤＱｊ 内のシンボ
ル間干渉は直前の４レベルのシンボルｄＩ・−１及びｄ
Ｑｊ−１にのみ起因する。That is, the 7-level symbol DIj. The intersymbol interference in DQj is caused by the symbols dI・−1 and d of the previous four levels.
It is caused only by Qj-1.

この関係は、７レベルのシンボルのデコードを既に述べ
たような方法により容易にする。This relationship facilitates the decoding of seven-level symbols in the manner already described.

これは現在のＤｊから直前のシンボルｄｊ 、を減算
することによりデータのデコードを可能にし、そして現
在のシンボルｄｊを判定することを可能にする。This allows the data to be decoded by subtracting the previous symbol dj from the current Dj, and allows the current symbol dj to be determined.

パーシャルレスポンス信号方式はωヘルツの巾を持った
チャンネルを介して毎秒２ωシンボルのナイキスト速度
でデータを伝送する実際的な手法を与えることから特に
好ましい。Partial response signaling is particularly preferred because it provides a practical way to transmit data at the Nyquist rate of 2ω symbols per second over a channel with a width of ω hertz.

この発明において毎秒１２００シンボルをたった６００
ヘルツの基底帯域を介して伝送できる。With this invention, 1200 symbols per second can be reduced to just 600 symbols per second.
It can be transmitted over the Hertz baseband.

この信号は搬送波上で変調されるとき、１２００ヘルツ
の通過帯域信号となる。When this signal is modulated onto a carrier wave, it becomes a 1200 hertz passband signal.

等比回路網５７０入力において、各■およびＱチャンネ
ル上の信号は下記のようにデータシンボルｄＩ及びｄＱ
の項で表現できる。At the input of the geometric network 570, the signals on each ■ and Q channel are divided into data symbols dI and dQ as follows:
It can be expressed in terms of

ＸＩｊ＝）：：ｄＩｊ＋１ｈＬｉ＋ざｄＱｊ＋１ｈＱ−
ｉｌ１ （７） ＸＱｊ＝Ｘ ｄＱｊ−ＨｈＩ ｉ−ΣｄＩｊ＋１ｈＱ−
１１ 但し、ｈＩおよびｈＱはフィルタ整形およびチャンチル
歪から生ずる■およびＱチャンネルの等価基底帯域同相
及び直交インパルス応答特性のサンプル値、又、添字ｉ
はｈＩおよびｈＱインパルス応答特性の有効項の最大数
を表わす。XIj=)::dIj+1hLi+zadQj+1hQ-
il1 (7) XQj=X dQj−HhI i−ΣdIj+1hQ−
11 However, hI and hQ are the sample values of the equivalent baseband in-phase and quadrature impulse response characteristics of the ■ and Q channels resulting from filter shaping and Chantil distortion, and the subscript i
represents the maximum number of effective terms of hI and hQ impulse response characteristics.

等式（３）で示したように、入力データシンボルｄＩｊ
はパーシャルレスポンスデータシンボルＤＩｊ ０
項で表現できるので、等化前の信号ＸＩ。As shown in equation (3), the input data symbol dIj
is the partial response data symbol DIj 0
Since it can be expressed in terms, the signal XI before equalization.

ＸＱも又明らかにパーシャルレスポンスデータシンボル
ＤＩ・、ＤＱｊ の項で下記のように表現できコ る。XQ can also clearly be expressed in terms of partial response data symbols DI·, DQj as follows.

ＸＩｊ＝ＦＤＩｊ＋ｉＰ■−１＋、！′ＤＱｊ＋１ＰＱ
−０（７Ａ） ＸＱｊ＝ＩＤＱｊ＋１ＰＩ−１÷ＤＩｊ＋１ＰＱ−１等
式（７）と（７Ａ）の類似性から、ｈの値はシンボルｄ
Ｉ・及びｄＱｊをもたらす５（ｔ）’信号内のインパル
スに対する受信機２１の応答ｈ（ｔ）に一致しているこ
とが判る。XIj=FDIj+iP■-1+,! 'DQj+1PQ
-0(7A)
It can be seen that the response h(t) of the receiver 21 to the impulse in the 5(t)' signal resulting in I· and dQj corresponds to h(t).

一方、等式（７Ａ）におけるｐの値はシンボルＤＩｊ
及びＤＪをもたらす理想的な信号内のインパルスに対す
る応答ｐ（ｔ）に一致している。On the other hand, the value of p in equation (7A) is the symbol DIj
and the response p(t) to an impulse in an ideal signal that results in DJ.

このような理論的な信号は実際には受信機２１内に存在
しないので、これらのＰの値は単に仮想のものであり、
受信機２１内の量に直接には関係していない。Since such a theoretical signal does not actually exist within the receiver 21, these values of P are merely virtual;
It is not directly related to the quantity within the receiver 21.

仮に、パーシャルレスポンスデータシンボルＤＩ及びＤ
Ｑが等式（３）に示すように人力データシンボルｄＩ及
びｄＱＯ項で表現できるならば、インパルス応答値Ｐも
又インパルス応答値りの項で表現できることになる。If the partial response data symbols DI and D
If Q can be expressed in terms of human power data symbols dI and dQO as shown in equation (3), then the impulse response value P can also be expressed in terms of impulse response values.

即ち、ｐｉ ｉ ＝ｈＩ ｉｌ ｐＩ −ｉ ＋１＝ｈＩ−４１＋Ｉ Ｐ’−ｉ１又、
一般に １）”ｉ ＋１＝）ＩＩ −ｉ ＋ｉ ＰＩ−ｉ１＋
ｉ −１１ 同様にして、一般に ＰＱ−・＝ｈＱ ｉｌ １ ｐＱ−ｉ１＋１＝ｈＱ−ｉ１＋ｉ ｐＱ−ｉｌ ＋ｉ
−ｉ等化回路網５７０入力端での信号ＸＩ・及びＸＱｊ
が入力データシンボルｄＩ・及びｄＱ・ の項で前説
できるので（等式（７））、ＹＩ’・信号及びＹＱ′ｊ
信号もこれらの符号の項で表現しうる。That is, pi i =hI il pI −i +1=hI−41+I P′−i1 and
Generally 1)"i +1=)II -i +i PI-i1+
i −11 Similarly, in general, PQ−・=hQ il 1 pQ−i1+1=hQ−i1+i pQ−il +i
−i signals XI and XQj at the input of equalization network 570;
can be explained in terms of input data symbols dI and dQ (Equation (7)), so YI' signal and YQ'j
Signals can also be expressed in terms of these codes.

ＹＩ’ｊ＝ΣｄＩｊ＋ｋｌ■−□＋ΣｄＱｊ＋ｋｌＱ−
□ｋ ｋ （７Ｂ） ＹＱ／ｊ＝ΣｄＱｊ十ｋｌＬｋ−ΣｄＱｊ＋ｋｌＱ−ｋ
ｋ ｋ 但し、１■及びＩＱはフィルタ整形、チャンネル歪のみ
ならず等比から生ずる■及びＱチャンネルの等価基底帝
域同相・直交インパルス応答特性のサンプル値、そして
添字にはサンプル値ＩＩ及びＩＱの有効項の最大数を表
わす。YI'j=ΣdIj+kl■-□+ΣdQj+klQ-
□k k (7B) YQ/j=ΣdQj 10klLk-ΣdQj+klQ-k
k k However, 1 and IQ are the sample values of the equivalent basis imperial in-phase and quadrature impulse response characteristics of the ■ and Q channels, which are generated not only from filter shaping and channel distortion but also from geometric ratio, and the subscripts are the sample values of II and IQ. Represents the maximum number of valid terms.

等化が考慮されるならば、等式（７Ｂ）はデータシンボ
ルＤＩ・ 及びＤＱｊ と理論上のインパルス応答ｍ
（ｔ）のサンプルの項で書き換えられる。If equalization is considered, equation (7B) describes the data symbols DI and DQj and the theoretical impulse response m
(t) is rewritten in the sample term.

即ち、等化器の信号は次のように表現しうる。That is, the equalizer signal can be expressed as follows.

ＹＩ’＝ΣＤ■・十ｋｍ■−に＋ＸＤＱｊ＋ｋｍＱ１Ｊ
ｋ ｊ ｋ （８） ｙＱ／、＝ΣＤＱｊ十ｋｍニーに一ΣＤＩｊ＋ｋｍＱ−
ｋｋ ｋ 但し、ｍＩ及びｍＱはフィルタ整形、チャンネル歪、等
化から生ずる■及びＱチャンネルの等価基底帯域同相・
直交インパルス応答特性のサンプル値、そしてｋはサン
プル値ｍＩ及びｍＱの有効項の数を意味し、−に１とに
２の間に存在する。YI'=ΣD■・10km■-+XDQj+kmQ1J
k j k (8) yQ/, = ΣDQj 1 km knee to 1 ΣDIj + kmQ-
kk k However, mI and mQ are the equivalent baseband in-phase and Q channel resulting from filter shaping, channel distortion, and equalization.
The sample values of the orthogonal impulse response characteristics, and k means the number of effective terms of the sample values mI and mQ, which are between -1 and 2.

等式（７Ｂ）と（８）の類似性から、ｍの値はパーシャ
ルレスポンスシンボルＤＩｊ 及びＤＱｊ をもたらす
理論的な信号内のインパルスに対する応答に一致してい
る。From the similarity of equations (7B) and (8), the value of m corresponds to the response to the impulse in the theoretical signal that results in the partial response symbols DIj and DQj.

ｈの値とｐの値の場合と同様に、ｍの値と１の値は以下
の関係を有することが示される。Similar to the case of the value of h and the value of p, it can be shown that the value of m and the value of 1 have the following relationship.

ｍニーに□＝１■−に１ ｍＩ −ｋ −ｈ ＝ ＩＩ −ｋ ＋１ｍＩ −に１
１ ゴ般に ｍＩ−に十に＝ｌ■ に１＋ｋ ｍＩ−に１千に−１ （９） 同様にして ｍＱ ｋ１＝ ＩＱ １ ｍＱ−に１−１−ｔ ＝ ＩＱ−に１＋１−ｍＱ１ 又、一般に ｍＱ−に１＋に＝ＩＱ −ｋ 十ｋ −ｍＱ−に１＋に
−ｔ（１０） きて第５図において、トランスバーサル型等化器１００
，１０２，１０４，１０６は乗算係数が可変である点を
除いてトランスバーサル型フィルタ５３．５５と類似し
ていることに気付く。m knee □ = 1■ - 1 mI -k -h = II -k +1 mI - 1
1 In general, mI- to 10 = l■ to 1+k mI- to 1,000 to -1 (9) Similarly, mQ k1 = IQ 1 mQ- to 1-1-t = IQ- to 1+1-mQ1 Also, In general, mQ- to 1+ = IQ -k 10k - mQ- to 1+ to -t(10) In Fig. 5, transversal equalizer 100
, 102, 104, and 106 are similar to transversal filters 53, 55 except that the multiplication coefficients are variable.

それ故、等化回路網５７は各ＩおよびＱチャンネルに対
し一連の記憶レジスタ８５．８７を含んでいる。Equalization network 57 therefore includes a series of storage registers 85,87 for each I and Q channel.

毎秒１２００回の速度で、ＸＩｊ信号中の１２ビツトワ
ードが順次レジスタ８５に導入され、かつＸｑｊ信号中
の１２ビツトワードが順次レジスタ８γに導入される。At a rate of 1200 times per second, the 12-bit words in the XIj signal are sequentially introduced into register 85, and the 12-bit words in the Xqj signal are sequentially introduced into register 8γ.

一連の同相乗算器８９においてレジスタ８５の各ワード
は夫々該当する可変乗算係数ＣＩｎと乗算される。Each word of register 85 is multiplied by a respective variable multiplication coefficient CIn in a series of synchronized multipliers 89.

得られた同相積は加算器９１に導入される。The obtained in-phase product is introduced into adder 91.

同様に、各レジスタ８５が一連の直交乗算器９３０１つ
に接続されＸＩｊ信号中の各フードは夫々該当する可変
乗算係数ＣＱｎと乗算される。Similarly, each register 85 is connected to a series of orthogonal multipliers 930 such that each hood in the XIj signal is multiplied by its respective variable multiplier coefficient CQn.

これらの直交積は加算器９５に導入される。These orthogonal products are introduced into adder 95.

一連のレジスタ８７の夫々は一連の同相乗算器９９の一
つおよび一連の直交乗算器９７の一つに接続される。Each of the series of registers 87 is connected to one of the series of inverse multipliers 99 and one of the series of quadrature multipliers 97.

同相乗算器９９の夫々は可変の乗算係数ＣＩｎを有する
。Each of the synchronizers 99 has a variable multiplication coefficient CIn.

直交乗算器９７も同様にそれぞれの乗算係数ＣＱｎを有
する。Orthogonal multiplier 97 similarly has respective multiplication coefficients CQn.

レジスタ８７中のシンボルは乗算器９７，９９内の係数
ＣＱｎ。The symbols in register 87 are coefficients CQn in multipliers 97 and 99.

ＣＩ。C.I.

とそれぞれ乗算され直交積および同相積が算出され、こ
れらは夫々１対の加算器１０１゜１０３に導入される。A quadrature product and an in-phase product are calculated, and these are introduced into a pair of adders 101 and 103, respectively.

加算器１０５は加算器９１，１０１からの数量を結合し
等化回路網５７の出力に信号ＹＩ’ｊ を導出する。Adder 105 combines the quantities from adders 91 and 101 and derives signal YI'j at the output of equalization network 57.

差動加算器１０７において加算器９５゜１０３からの信
号は減算され等化回路網５７の出力に信号ＹＱ′ｊを導
出する。In differential adder 107, the signal from adder 95.degree. 103 is subtracted to derive signal YQ'j at the output of equalization network 57.

等化回路網５７の出力信号は夫々下記のように入力信号
ＸＩ・、ＸＱｊ同相および直交等化器乗算係数ＣＩｎ
８９，９９ＣＱｎ ９３，９７の関数として表現できる
。The output signals of the equalization network 57 are the in-phase and quadrature equalizer multiplication coefficients CIn, respectively, as follows:
It can be expressed as a function of 89,99CQn 93,97.

ＹＩ′・＝ΣＣＩｎＸ■・ −ΣＣＱ ｎＸＱ ｊ−
ｘｔＪ Ｊ−ｎ ｎ ・ ｎ ＹＱ／、 ＝ΣＣ工ｎＸＱ・ ＋ΣＣＱｎＸＩｊ 。YI′・=ΣCInX■・−ΣCQ nXQ j−
xtJ J−n n ・ n YQ/, = ΣC engineering nXQ・ + ΣCQnXIj.

Ｊ Ｊ−ｎ ｎ ｎ （前述の等式（４）） 但し、ｎは各乗算器８９，９３ の乗算係数の数を意味する。J J-n n n (Equation (4) above) However, n is each multiplier 89, 93 means the number of multiplication coefficients.

、９７，９９内 等化回路網５７の乗算係数は、等化制御回路網６９から
の信号に応じて変化しうる。, 97, 99 equalization circuitry 57 may vary in response to signals from equalization control circuitry 69.

回路網６９からの信号はシンボルＤＩ・ 及びＤＱｊ
に依存しているため、等化回路網５７の出力信号も又
これらのパーシャルレスポンス同相および直交検知出力
シンボルに依存している。The signals from network 69 are symbols DI and DQj
, the output signal of equalization network 57 also depends on these partial response in-phase and quadrature sensing output symbols.

ＸＩｊ 信号及びＸＱｊ信号がｈの値の項で表現でき
（等式（７））、ＹＩ・信号及びＹＱｊ信号が１の値の
項で表現できる（等式（７Ｂ））ので、等式（４）から
ｈの値と１の値は乗数係数ＣＩ及びＣＱを用いて関係づ
けられることになる。Since the XIj signal and the ), the value of h and the value of 1 will be related using multiplier coefficients CI and CQ.

１Ｉｋ＝ΣｈＩｋ−ｎＣＩｎ＋ΣｈＱｋ−ｎＣＱｎｎ
、ｎ １Ｑｋ＝ΣｈＩｋ−ｎＣＱ「（ｈＱｋ−ｎＣＩｎｎ
ｎ 但し、ｋは各乗算器８９，９３，９７，９９内の乗算係
数の数を意味する。1Ik=ΣhIk−nCIn+ΣhQk−nCQnn
, n 1Qk=ΣhIk-nCQ "(hQk-nCInn
n However, k means the number of multiplication coefficients in each multiplier 89, 93, 97, 99.

又、インパルス応答特性ｍ（ｔ）、ｐ（ｔ）のサンプル
値も乗算係数ＣＩ及びＣＱによって同様に関係づけられ
る。Further, sample values of impulse response characteristics m(t) and p(t) are similarly related by multiplication coefficients CI and CQ.

ｍｌｋ＝ΣＣＩｎｐＩｋ、＋ΣＣＱｎｐＱｋ−ｎｎ
ｎ ｍＱｋ＝ΣＣＩｎ ｐＱ ｋ−Ｈ＋ΣＣＱｎｐ”ｋ−ｎ
ｎ Ｈ 但し、ｋは上に定義したようなものである。mlk=ΣCInpIk, +ΣCQnpQk−nn
n mQk=ΣCIn pQ k−H+ΣCQnp”k−n
n H where k is as defined above.

さてここで、理論的にはＹＩ’ｊ ＝ＤＩ ｊ 又ＹＱ
′・＝ＤＱｊ であることを思い出そう。Now, theoretically, YI'j = DI j and YQ
Let us remember that ′・=DQj.

この好ましい結果は、等式（８）内のｍＱ−にの全ての
値がゼロに減ぜられてチャンネル間干渉によって生ずる
四項がＹＩ’・信号から除去され、ＤＩ・以外のシンボ
ル間干渉によって生ずるＤＩ項の全てがＹＩ’ｊ信号か
ら除去される時に得られる。This favorable result shows that all values of mQ- in equation (8) are reduced to zero, the four terms caused by inter-channel interference are removed from the YI' signal, and the four terms caused by inter-symbol interference other than DI are removed from the YI' signal. is obtained when all of the resulting DI terms are removed from the YI'j signal.

即ち、もし、 ｍｌ 、（Ｈユニ対１” −に対しＯ ｍＱ−に＝Ｏ１すべてのｋに対し ならば、ＹＩ’ｊ ＝ＤＩ ｊである。That is, if ml, (H Uni vs. 1” - for O mQ- = O1 for all k Then, YI'j = DI j.

この条件の下で ｍＩＯ＝ｌＩＯ＝１０ となりｌ。under this condition mIO=lIO=10 Next door l.

が１に規格化されるので等式（８）は求める結果となる
。is normalized to 1, so equation (8) gives the desired result.

ＹＩ’ｊ ＝ＤＩ ｊ （１１） 直交チャンネルに関しても同様の解析がなされ理想的に
は ＹＯ２・＝ＤＱｊ となる。YI'j =DI j (11) A similar analysis is performed for orthogonal channels, and ideally YO2.=DQj.

この結果からに＝ｏに対しｍニーに＝１およびこれ以外
ではｍＩ−に＝Ｏで示されるように、対称な減衰、遅延
歪みにもとすくシンボル間干渉が等化回路網５７によっ
てすべて除去されることが判る。From this result, as shown by =o for mknee =1 and otherwise for mI- =O, all intersymbol interference is removed by the equalization network 57 due to symmetrical attenuation and delay distortion. It turns out that it will be done.

また、すべてのｋに対しｍＱ−に＝０で示されるように
非対称な減衰、遅延歪みにもとすくシンボル間干渉も除
去される。Furthermore, as shown by mQ- = 0 for all k, asymmetric attenuation and delay distortion as well as inter-symbol interference are eliminated.

もし位相誤差が無ければ、信号ＹＩおよびＹＱはそれぞ
れ信号ＹＩ’及びＹＱ／に等しくなるだろう。If there were no phase error, signals YI and YQ would be equal to signals YI' and YQ/, respectively.

即ち、完全に等化され位相補正された信号に対しては、
ＹＩ −＝ＤＩ ｊ １０又、ＹＱｊ＝ＤＱｊｌｏであ
る。That is, for a completely equalized and phase corrected signal,
YI −=DI j 10 and YQj=DQjlo.

この理想的信号からの偏差はシステム誤差を表わし、即
に誘導したエラー信号ＥＩおよびＥＱが発生する。Any deviation from this ideal signal represents a system error and immediately generates induced error signals EI and EQ.

／＼ ＥＩ ｊ ＝ＹＩ ｊ −ＤＩｊ １０ （前述の等式（６）） ％式％ 但し、↑０は判定スレーショールド制御器７７によって
与えられたｌ。/\EI j =YI j -DIj 10 (Equation (6) above) % Formula % However, ↑0 is l given by the decision threshold controller 77.

の推定値である。その後、等化量乗算係数ＣＩｎ−ＣＱ
ｎを調整するため、これらのエラー環は適当な検知パー
シャルレスポンス信号ＤＩ・ 、ＤＱ−。is the estimated value. After that, the equalization amount multiplication coefficient CIn-CQ
In order to adjust n, these error rings are detected by appropriate detection partial response signals DI・, DQ−.

と相関を取Ｊ −ｎ Ｊ − られる。Take the correlation with J −n J − It will be done.

但し、ｎはシンボル間干渉を極少にする乗算器の最大数
以下である。However, n is less than or equal to the maximum number of multipliers that minimize inter-symbol interference.

例えば、第５図を参照すれば乗算係数Ｃｌ−１、を調整
するためエラー信号ＥＩｊ 、ＥＱｊ はｎｌ シ
ンボルだけ遅らせることができ、ＣＩ−は下記項の信号
の相関関係によって制御される。For example, referring to FIG. 5, the error signals EIj, EQj can be delayed by nl symbols to adjust the multiplication coefficient Cl-1, and CI- is controlled by the signal correlation described below.

（ＥＩｊオ、）および（ＤＩｊ） （ＥＱｊ−ｎｌ）および（ＤＱｊ） 同じように、乗算係数Ｃｌ−ｎ１＋、は次の項の信号に
よって制御される。(EIj,) and (DIj) (EQj-nl) and (DQj) Similarly, the multiplication coefficient Cl-n1+, is controlled by the signal of the next term.

（ＥＩ・ ）および（ＤＩｊ−１） ｎｌ （ＥＱｊ第１）および（ＤＱｊ 、） さらに、乗算係数Ｃｌ−ｎ１＋ｎ も一般的に次の項の
信号によって制御される。(EI•) and (DIj-1) nl (EQj 1st) and (DQj,) Furthermore, the multiplication coefficient Cl-n1+n is also generally controlled by the signal of the next term.

（ＥＩ・ ）および（ＤＩ・ ） Ｊ ｎＩＪ ｎ （ＥＱｊ−ｎｌ）および（ＤＱｊ 、）※ 但し、−ｎｌ＜ｎ＜ｎ２ また、乗算係数ＣＱ−ｎ＋ｎも一般的に次の項の関数に
よって匍脚される。(EI・ ) and (DI・ ) J nIJ n (EQj−nl) and (DQj , )* However, −nl<n<n2 In addition, the multiplication coefficient CQ−n+n is also generally calculated by the function of the following term. be done.

（ＥＩ−ｎ）および（ＤＱｊ−ｎ） −１ （ＥＱｊ−ｎｌ）および（ＤＩｊ −ｎ）係数を制御す
るこのようなＥＩ、ＥＱ、ＤＩおよびＤＱ項の関係を満
足する特定信号Ｅ１．Ｅ２゜Ｅ３．Ｅ４は次のようにし
て導き出される。(EI-n) and (DQj-n) -1 A specific signal E1. E2゜E3. E4 is derived as follows.

即ち、等化器の目的としては上記したエラーＥＩあるい
はＥＱを最少にしようと考えているわけであるが、（Ｅ
Ｉ）２を小さくすることも等価である。In other words, the purpose of the equalizer is to minimize the error EI or EQ mentioned above, but (E
I) Reducing 2 is also equivalent.

（Ｅｌ２ を小さくするという事は実効値を小さくする
という意味を持つ。(Reducing El2 means decreasing the effective value.

）従って（ＥＩ）２を等化器のタップＣＩｎで偏微分し
た値が０に近づくようにしてやれば（ＥＩ）２ は小さ
く出来る。) Therefore, (EI)2 can be made small by making the value obtained by partially differentiating (EI)2 with respect to the tap CIn of the equalizer approach 0.

上式の意味する事はＥＩ−ＸＩ・−１が正の場合は、Ｃ
Ｉｎの値を小さくする必要があり、負の場合はＣＩｎの
値を大きくする必要があるということである。What the above formula means is that if EI-XI・-1 is positive, C
It is necessary to reduce the value of In, and if it is negative, it is necessary to increase the value of CIn.

同様な計算をＣＱｎ、ＥＱについても行なうと次式を得
る。When similar calculations are performed for CQn and EQ, the following equations are obtained.

さて、上式により等化器のタップＣＩｎ・を修正する場
合に、ＥＩ −ＸＩ −とＥＱ−ＸＱｊ 、の両方−
ｎ の情報より修正する必要がある事がわかるが、現実の場
合にノイズ、その他の理由により ＥＩ・ＸＩ・ （ＥＱ−ＸＱｊ−ｎ）等の値は必ずし
も−ｎ 正確な値ではないので平均を取る必要がある。Now, when correcting the tap CIn of the equalizer using the above equation, both EI -XI - and EQ-XQj -
It can be seen that it is necessary to correct it from the information on n, but in reality, due to noise and other reasons, the values of EI, XI, (EQ-XQj-n), etc. are not necessarily -n accurate values, so the average is need to take it.

平均を取るという考え方を発展させると単に＋、の極性
のみでその回数により増減を行っても同じ事になる。Developing the idea of taking the average, it becomes the same thing if you simply increase or decrease the polarity of + and the number of times.

従って、Ｅｌ、Ｅ２．Ｅ３．・Ｅ４の極性によりタップ
の値を増減させる方法が得られる。Therefore, El, E2. E3.・A method of increasing/decreasing the tap value can be obtained depending on the polarity of E4.

さて、通常ＸＩとＤＩとは符号が等しいので極性のみを
使用することになればＸＩＯ代わりにＤＩを使用出来る
。Now, normally XI and DI have the same sign, so if only polarity is used, DI can be used instead of XIO.

このような考え方をもとにして、ＥＩ 、ＥＱ 。Based on this way of thinking, EI and EQ.

ＤＩ及びＤＱ項の関係を満足する特定信号Ｅ１゜Ｅ２
Ｆ Ｅ３ ｊ Ｅ４ は下記Ｑように定義できる。Specific signal E1゜E2 that satisfies the relationship between DI and DQ terms
F E3 j E4 can be defined as Q below.

Ｅｌ（ｎ）＝ＳＧＮ（ＥＩｊ−ｎｌ）ＸＳＧＮ’（ＤＩ
ｊ、、−ｎ）Ｅ２（ｎ）−８ＧＮ（ＥＱ・）ＸＳＧＮ’
（ＤＩ・）Ｊ−ｎＩ Ｊ−ｎＩＪ Ｅｓ （ｎ ）−８ＧＮ （ＥＱ ・）Ｘ ＳＧＮ’（
Ｄ Ｉ ・）Ｊ ｎＩＪ ｎｔ ｎ Ｅ４（ｎ）＝ＳＧＮ（ＥＩｊ ｎｌ ）ＸＳＧＮ’（ＤＱ・ ） 、Ｉ−ｎｌ−ｎ 但し、ＳＧＮは（へ）内の項の符号であって、任意数Ｘ
１０に対しＳＧＮ’（ｘ）＝ＳＧＮ（ｘ）、任意数ＸＯ
に対しＳＧＮ’（ｘ ） ＝Ｏである。El(n)=SGN(EIj-nl)XSGN'(DI
j,,-n)E2(n)-8GN(EQ・)XSGN'
(DI・)J-nI J-nIJ Es (n)-8GN (EQ・)X SGN'(
D I ・) J nIJ nt n E4 (n) = SGN (EIj nl )
SGN'(x)=SGN(x) for 10, arbitrary number XO
For, SGN'(x)=O.

ディジタル構成の等花器に対し、各乗算係数ＣＩｎ 、
ＣＱｎはディジタル数（例えば１２ビツトの係数）であ
って、このディジタル数はシンボル毎に１ステップ以上
増減する。For the equal vase of digital configuration, each multiplication coefficient CIn,
CQn is a digital number (for example, a 12-bit coefficient), and this digital number increases or decreases by one step or more for each symbol.

例えば１２ピツト係数は２の１２乗、４０９６のトータ
ルステップ、すなわち２０４８の正ステップおよび２０
４８の負ステップを有する。For example, a 12 pit coefficient is 2 to the 12th power, 4096 total steps, or 2048 positive steps and 20
It has 48 negative steps.

正の値の最大値に設定されるＣＩｏを除いて（−ｎｌく
ｎくｎ２）に対するすべてのＣＩｎは下記のように調整
される。All CIns for (-nl x n x n2) are adjusted as follows, except CIo, which is set to the maximum positive value.

また、０に設定されるＣＱｏ を除いて（−ｎｌ〈ｎ
くｎ２）に対するすべてのＣＱｎは下記のように調整さ
れる。Also, except for CQo which is set to 0 (−nl〈n
All CQn for (n2) are adjusted as follows.

信号Ｅｌ ） Ｅ２ ｊ Ｅ３ 、Ｅ４はエラー計算回
路６５からＤＩ、ＤＱ、ＥＩ、ＥＱの入力を受信するよ
う接続された等化制御回路網６９で導出される。Signals El ) E2 j E3 , E4 are derived in equalization control circuitry 69 connected to receive inputs of DI, DQ, EI, EQ from error calculation circuit 65 .

関数Ｅｌ ｊ Ｅ、２は第５図に示すように同相乗算器
８９゜９９０係数を上記テーブルに従ってステップする
ように関係づけられる。The functions El j E,2 are related to step the integer multiplier 89°990 coefficients according to the table above, as shown in FIG.

同じように関数Ｅ３．Ｅ。も上記のテーブルにしたがっ
て直交乗算器、９３゜９７の係数をステップするように
関係づけられる。Similarly, function E3. E. The quadrature multipliers are also related to step the coefficients of 93°97 according to the table above.

このようにして乗算係数ＣＩおよびＣＱはエラー環Ｅ１
ｊ Ｅ２ 、Ｅ３ 、Ｅ４を用いて調整される。In this way, the multiplication coefficients CI and CQ are the error ring E1
j is adjusted using E2, E3, and E4.

さらに、このうちの特定なエラー環は乗算係数ＣＩおよ
びＣＱを変化させ、そしてインパルス応答サンプル値ｍ
ＩおよびｍＱも変化するので次の好ましい結果が得られ
る。Furthermore, a certain error ring among them changes the multiplication coefficients CI and CQ, and the impulse response sample value m
Since I and mQ also vary, the following favorable results are obtained.

ｋ＝０に対し１ ｍ１１．− 上記以外に対しＯ ｍＱ ｙ＝ｏ 全でのｋに対し これによって、前述のようにして非対称および対称な遅
延および減衰歪みにもとづくシンボル間干渉の全てが除
去される。1 m11 for k=0. - otherwise O mQ y=o for all k. This eliminates all inter-symbol interference due to asymmetric and symmetric delay and attenuation distortions as described above.

ＥＩ、ＥＱ信号の振巾に比例した値を有する他の等化エ
ラー環も導出され、等化器乗算係数の比例的調整を容易
にする。Other equalization error rings with values proportional to the amplitudes of the EI, EQ signals are also derived to facilitate proportional adjustment of the equalizer multiplication factors.

このようなエラー環は当該分野の技術者にとって自明で
あると考えられる。Such error rings are believed to be obvious to those skilled in the art.

この特定の実施例において、必ずしも限定されないカ、
（１、ｌ）パーシャルレスポンス信号方式を使用したオ
ペレーションのために特に構成された自動適応型等化手
法について記述してきた。In this particular embodiment, non-limiting factors include:
We have described an automatically adaptive equalization technique specifically configured for operation using (1,l) partial response signaling.

この等化手法は簡単かつ経済的な全ディジタル化構成の
ために設計されている。This equalization technique is designed for simple and economical all-digital implementations.

この手法は電話チャンネル上に発生する対称並びに非対
称の減衰、遅れ歪みを補正する。This technique corrects for symmetrical and asymmetrical attenuation and delay distortions that occur on telephone channels.

前述した特定の実施例では検知パーシャルレスポンス信
号ＤＩ、ＤＱ を利用して等化を実行する。In the particular embodiment described above, the sensed partial response signals DI, DQ are used to perform equalization.

等化回路網５７は位相補正ループの前方に設置する事が
出来、これによって高周波位相ジッタ補正能力を相当改
良することが出来る。Equalization network 57 can be placed in front of the phase correction loop, thereby significantly improving the high frequency phase jitter correction capability.

等化回路網５７はランダムデータ伝送で自ら修正を行う
ので修正のための特別の信号音や特殊コードの送信を必
要としない。Since the equalization circuit network 57 performs correction by itself by transmitting random data, there is no need to transmit a special signal tone or special code for correction.

さらに両チャンネルの多数衷失を利用し高速かつ有効な
等化機能を発揮する。Furthermore, it utilizes the large number of losses in both channels to provide a high-speed and effective equalization function.

位相補正回路網５９を説明するに当って（１，１）パー
シャルレスポンス信号方式が完全で、チャンネル歪が無
いとすれば位相補正回路網５９０入力端での信号は次の
ように表現できることに気付（。In explaining the phase correction network 59, it should be noted that if the (1, 1) partial response signal system is perfect and there is no channel distortion, the signal at the input end of the phase correction network 590 can be expressed as follows. (.

ＹＩ’ｊ＝ ＤＩ ｌ□ ｃｏｓφ＋ＤＱ１ｏｓｉｎφ
（１３） ＹＱ’ｊ＝ＤＱ１０ ｃｏｓφ−ＤＩ １０ ｓｉｎφ
但し、ＤＩ、ＤＱ は検出器６Ｌ６３からの信号出力、
ｌｏはインパルス応答の第１のサンプル値、およびφは
不所望の位相、周波数オフセット、位相ジッタに帰因す
る角度である。YI'j= DI l□ cosφ+DQ1osinφ
(13) YQ'j=DQ10 cosφ−DI 10 sinφ
However, DI and DQ are the signal outputs from the detector 6L63,
lo is the first sample value of the impulse response, and φ is the angle due to undesired phase, frequency offset, and phase jitter.

ＹＩ、ＹＱが夫々Ｄ１１ｏ、ＤＱ１ｏに等しくなる所期
の成果を達成するため、一般に位相補正回路網５９が（
１３）式からｓｉｎφおよびｅ０８φの各項を取除くこ
とが望まれる。To achieve the desired result in which YI and YQ are equal to D11o and DQ1o, respectively, the phase correction network 59 is typically
It is desirable to remove the terms sinφ and e08φ from equation 13).

これは第６図に示すようなＰＬＬ（ｐｈａｓｅ １ｏ
ｃｋ １ｏｏｐ ）によって達成される。This is a PLL (phase 1o
ck 1oop ).

このＰＬＬは位相補正回路網５９、■及びＱチャンネル
内にそれぞれ検出器６１及び６３、エラー計算回路６５
、およびエラー計算回路６５と位相補正回路網５９間に
接続されたフィルタ１４０を含む。This PLL includes a phase correction circuit network 59, detectors 61 and 63 in the ① and Q channels, and an error calculation circuit 65.
, and a filter 140 connected between error calculation circuit 65 and phase correction circuitry 59 .

位相補正回路網５９は４個の乗算器１０９゜１１Ｌ１１
３，１１５を含む。The phase correction circuit network 59 includes four multipliers 109°11L11.
Contains 3,115.

乗算器１０９゜１１１において信号ＹＩ’は被乗数とな
り、乗算器１１３．１１５では信号ＹＱ／が被乗数とな
る。In the multipliers 109 and 111, the signal YI' becomes the multiplicand, and in the multipliers 113 and 115, the signal YQ/ becomes the multiplicand.

正弦／余弦ＲＯＭ１１７は理想的には可変角度−φ′の
正弦および角度＝φ′の余弦に対する出力信号を与え、
この正弦および余弦は夫々−５ｉｎφ′および＋ｃｏｓ
φ′に等価である。A sine/cosine ROM 117 ideally provides output signals for the sine of the variable angle -φ' and the cosine of the angle = φ';
The sine and cosine are −5inφ′ and +cos, respectively.
It is equivalent to φ′.

ｅ０８φ′信号は乗数を夫々乗算する。The e08φ' signals are each multiplied by a multiplier.

同じように、−５ｉｎφ′信号は乗算器１１１．１１３
に導入され、その内にある被乗数を夫々乗算する。Similarly, the -5inφ' signal is sent to multipliers 111 and 113.
are introduced, and the multiplicands therein are respectively multiplied.

加算器１１９は乗算器１０９゜１１３からの積を加算す
るよう接続され差動加算器１２１は乗算器１１１，１１
５に接続され、それらの積差な算出する。Adder 119 is connected to add the products from multipliers 109 and 113, and differential adder 121 is connected to add the products from multipliers 109 and 113.
5 to calculate their product and difference.

それ故、加算器１１９゜１２１から夫々同相および直交
チャンネルに導入される信号は下式のように表現できる
。Therefore, the signals introduced from the adders 119 and 121 into the in-phase and quadrature channels, respectively, can be expressed as shown below.

ＹＩ・＝Ｙ■′ｊｃｏｓφ’−ＹＱ’ｊｓｉｎφ′ＹＱ
、＝ＹＱ’ｊｃｏｓφ’＋ＹＩ’ｊｓｉｎφ′（前述
の等式（５）） さて、ＲＯＭ １１７の角度φ′が位相ジッタおよびオ
フセットに起因する角度φに等しいならば（１３）式か
ら（５）式への代入によってＹＩＤＩＩ。YI・=Y■′jcosφ′−YQ′jsinφ′YQ
,=YQ'jcosφ'+YI'jsinφ' (Equation (5) above) Now, if the angle φ' of the ROM 117 is equal to the angle φ due to phase jitter and offset, then from equation (13) to equation (5) YIDII by assignment to .

およびＹＱ＝ＤＱＩ ｏが証明される。もちろん、これ
は希望する結果である。and YQ=DQI o is proved. Of course, this is the desired result.

前記の解析から、正弦／余弦ＲＯＭ １１７が角度φに
等しい角度φ′の正弦および余弦値を与えるならば、所
望のデータを検出できることが明白となる。From the above analysis, it becomes clear that the desired data can be detected if the sine/cosine ROM 117 provides sine and cosine values of angle φ' equal to angle φ.

これは理想的な状態であって、実際ＲＯＭ１１７の角度
φ１ま角度φとは若干異なる。This is an ideal state, and is slightly different from the actual angle φ1 of the ROM 117.

このため、正弦／余弦ＲＯＭ １１７の角度φ′を更新
し位相誤差の変動を補償することが特に望ましい。For this reason, it is particularly desirable to update the angle φ' in the sine/cosine ROM 117 to compensate for variations in phase error.

またこの位相角補正をできる限り迅速になしシステムが
位相誤差の高速変動に追従できるようにすることが重要
である。It is also important to perform this phase angle correction as quickly as possible so that the system can follow fast variations in phase error.

この目的を達成するため、位相補正回路網５９およびエ
ラー計算回路６５を含んだＰＬＬを設置しＲＯＭ １１
７の角度ダを更新する。To achieve this purpose, a PLL including a phase correction circuit 59 and an error calculation circuit 65 is installed and the ROM 11
Update angle 7.

第４図のエラー計算回路６５０１つの機能はＰＬＬに対
し特定の位相エラー信号ＥＰＬＬを生じさせることにあ
る。One function of the error calculation circuit 650 of FIG. 4 is to generate a specific phase error signal EPLL for the PLL.

それ故、エラー信号計算回路６５は大地１２５に接続さ
れた１個の入力端子および信号ＹＩを受信するように接
続された別の入力端子を有する１個の比較器１２３をも
つ。Therefore, error signal calculation circuit 65 has one comparator 123 having one input terminal connected to ground 125 and another input terminal connected to receive signal YI.

比較器１２３は信号ＹＩの符号を決定しこの符号を乗算
器１２７に導入するよう構成される。Comparator 123 is configured to determine the sign of signal YI and introduce this sign into multiplier 127.

同じように基準電位１２５に接続された比較器１２９は
信号ＹＱを受信し信号ＹＱの符号を乗算器１３１に導入
するよう構成される。Comparator 129 , also connected to reference potential 125 , is configured to receive signal YQ and introduce the sign of signal YQ to multiplier 131 .

端子７０上のＥＩ信号は乗算器１３１に導入され、端子
７２上のＥＱ倍信号乗算器１２７に導入される。The EI signal on terminal 70 is introduced into multiplier 131 and into the EQ multiplier signal multiplier 127 on terminal 72.

乗算器１３１で得られた積は差動加算器１３７の正極端
子に導入され、乗算器１２７からの積は加算器１３１の
負極端子に導入される。The product obtained by multiplier 131 is introduced into the positive terminal of differential adder 137, and the product from multiplier 127 is introduced into the negative terminal of adder 131.

加算器１３７の出力は数量ＥＩ −８ＧＮ（ＹＱ）ＥＱ
−８ＧＮ（ＹＩ） として表現できる。The output of adder 137 is the quantity EI -8GN(YQ)EQ
It can be expressed as -8GN(YI).

好適実施例において、この数量が伝達関数Ｋを有する可
変利得制御器によって乗算される回路網１３９に導入さ
れる。In the preferred embodiment, this quantity is introduced into a network 139 that is multiplied by a variable gain controller with a transfer function K.

Ｋは検出器６１，６３０ＤＩ、ＤＱ信号から導出される
。K is derived from the detectors 61, 630DI and DQ signals.

関数には下式のように表現できる。The function can be expressed as the following formula.

にの特定値はＤＩ、ＤＱの絶対値に依存し、この絶対値
はシステムで使用される特定のエンコーディング動作に
依存する。The specific value of depends on the absolute value of DI, DQ, which in turn depends on the particular encoding operation used in the system.

例えば、コード化データサンプルＤＩは現在のデータサ
ンプルｄＩの値と直前のデータサンプルｄに、の値を組
合わせることによって与えられる。For example, the coded data sample DI is given by combining the values of the current data sample dI and the immediately preceding data sample d.

したがって、データサンプルｄＩが＋１、−１のような
２つの値を有するならば、コード化データサンプルＤＩ
は＋２．０１−２のような３つの値をとりうる。Therefore, if the data sample dI has two values such as +1, -1, then the coded data sample DI
can take on three values, such as +2.01-2.

これは一般に下記のように作表できる２／３オペレーシ
ヨンと呼ばれる。This is commonly referred to as a 2/3 operation which can be tabulated as shown below.

他のタイプのオペレーションはデータサンプルｄＩが＋
３、＋１、−１、−３のような４つの値を有しコード化
データサンプルＤＩが７つの値をとるもので好適実施例
において使用されている。For other types of operations, the data sample dI is +
A coded data sample DI with four values such as 3, +1, -1, -3 is used in the preferred embodiment with seven values.

この４／７オペレーシヨンは下表のごとくなる。This 4/7 operation is as shown in the table below.

圓に対する値は同じようにデータサンプルｄＱの対応す
るレベルから導出される。The values for the circle are similarly derived from the corresponding levels of the data samples dQ.

最後にＫの特定値はＤＩ、ＤＱＯ値を（１４）式に代入
することによって決定される。Finally, the specific value of K is determined by substituting the DI and DQO values into equation (14).

前記のように、加算器１３７の出力は回路網１３９にお
いてこの伝達関数にだけ乗算され、ＰＬＬに対し下記の
エラー信号ＥＰＬＬ が与えられる。As before, the output of adder 137 is multiplied only by this transfer function in circuitry 139 to provide the following error signal EPLL to the PLL.

直交変調されていない両側帯波方式においてはＰＬＬに
対するエラー信号ＥＰＬＬは次のように表現できる。In a double-sideband system without orthogonal modulation, the error signal EPLL for the PLL can be expressed as follows.

この特殊な信号は、等式（１５）を導出する際に示した
のと同様の方法により作られる。This special signal is created by a method similar to that shown in deriving equation (15).

単側帯波送信を適応させるために、信号ＥＰＬＬはクロ
スチャンネル環を除去するように修正される。To accommodate single sideband transmission, the signal EPLL is modified to remove cross-channel rings.

小さな角度φ、φ′に対し、等式（１５）はＰＬＬに、
φ−φ卸ち△φに比例するエラー信号ＥＰＬＬを与える
ことが判る。For small angles φ, φ′, equation (15) gives the PLL:
It can be seen that an error signal EPLL proportional to φ-φ wholesale Δφ is provided.

等式（１３）を等式（５）に代入し、そして等式（５）
を等式（６）に代入することにより、このエラー信号Ｅ
Ｉは次のように表現できる。Substituting equation (13) into equation (5), and equation (5)
By substituting into equation (6), this error signal E
I can be expressed as follows.

小さな△φに対しては、 ｓｉｎ△φ＝△φである。For small △φ, sin△φ=△φ.

それ故 ｃｏｓ△φ＝１、 ＥＩ＝ＤＩ（ｌ。Therefore cos△φ=1, EI=DI(l.

ｆｏ）＋ＤＱｌ。fo)+DQl.

ｓｉｎ△φ （１６） （１６）式の第１項はシステムスレショルド学に関して
下記のような方法で補正される。sinΔφ (16) The first term in equation (16) is corrected with respect to system threshold theory in the following manner.

（１６）式の第２項はＰＬＬが関係する限り補正されず
に残る。The second term in equation (16) remains uncorrected as long as the PLL is involved.

ＥＩ＝ＤＱｌ。EI=DQl.

ｓｉｎ△φ （１６ａ） 同じような偏差により ＥＱ＝ −ＤＩ Ｉ。sin△φ (16a) Due to similar deviations EQ=-DI I.

ｓｉｎ△φ （１６ｂ）と表現できる。It can be expressed as sin△φ (16b).

したがって、ＹＩ、ＹＱ の符号は夫々ＤＩ 、ＤＱの
符号と同一であるので、（１５）式の分子の数量は下記
のように表現できる。Therefore, since the signs of YI and YQ are the same as those of DI and DQ, respectively, the quantity of the numerator in formula (15) can be expressed as follows.

ＥＩ ５ＧＮ（ＹＱ）＝ｌＤＱｌ ｌｏ ｓｉｎ△φ（
１７） ＥＱ ５ＧＮ（ＹＩ ）＝−ＩＤＩＩ ｌｏ ｓｉｎ△
φ（１７）式を（１５）式に代入すれば、ＥＰＬＬはＩ
ｇｓｉｎ△φに等しいことが明白となる。EI 5GN(YQ)=lDQl lo sin△φ(
17) EQ 5GN(YI)=-IDII lo sin△
By substituting equation (17) into equation (15), EPLL becomes I
It becomes clear that gsinΔφ is equal to gsinΔφ.

さらに１ラジアンよりかなり小さいφの角度に対し、Ｅ
ＰＬＬはｌ。Furthermore, for angles of φ considerably smaller than 1 radian, E
PLL is l.

△φに等しい。１に正規化されたｌｏ に対しＥＰＬＬ
は予測した通り△φラジアンとなる。Equal to △φ. EPLL for lo normalized to 1
As expected, is △φ radian.

ＰＬＬはより詳細に第６図に示されている。The PLL is shown in more detail in FIG.

位相補正回路網５９およびエラー計算回路６５に加えて
ＰＬＬは好ましくは検出器６１．６３およびエラー計算
回路６５と回路網５９中のＲＯＭ１１７の間に接続され
るフィルタ１４０を含む。In addition to phase correction circuitry 59 and error calculation circuitry 65, the PLL preferably includes a detector 61,63 and a filter 140 connected between error calculation circuitry 65 and ROM 117 in circuitry 59.

フィルタ１４０はエラー信号ＥＰＬＬに応答して正弦／
余弦ＲＯＭ １１７の角度φ′を最新のものにするため
の手段を提供する。Filter 140 responds to error signal EPLL to
Provides a means for updating the angle φ' of cosine ROM 117.

この目的を達成するためフィルタ１４０は夫々概略的に
１４１，１４２で示される１次応答分岐路および２次応
答分岐路を含む。To this end, filter 140 includes a primary response branch and a secondary response branch, indicated schematically at 141 and 142, respectively.

エラー信号ＥＰＬＬは好ましくは１次応答分岐路１４１
中の制限器１４３に導入される。The error signal EPLL is preferably connected to the primary response branch 141.
is introduced into the restrictor 143 inside.

制限器１４３は±３°の範囲内にある位相角差△φのみ
を通過させるようにセットされており、位相補正の速度
を制御する。The limiter 143 is set to pass only the phase angle difference Δφ within the range of ±3°, and controls the speed of phase correction.

同等の差△φは又、概略的に１４５で示されている積分
器に導入される。The equivalent difference Δφ is also introduced into an integrator, shown schematically at 145.

フィルタ１４０中の２次応答分岐路１４２は積分器１４
７として作用する累積加算器１４７を含み、好ましくは
加算器１４７はその入力端子の１つでエラー信号ＥＰＬ
Ｌを受信するよう設置される。The second order response branch 142 in the filter 140 is connected to the integrator 14.
7, preferably the adder 147 receives an error signal EPL at one of its input terminals.
installed to receive L.

加算器１４７の他の入力端子は遅延器１４８を介して加
算器１４７の出力に接続される。The other input terminal of adder 147 is connected to the output of adder 147 via delay device 148.

好適実施例において加算器１４７の出力はディジタル乗
算器１４９にも接続され、ディジタル乗算器１４９はＰ
ＬＬの利得Ｇを調整する手段を提供する。In the preferred embodiment, the output of adder 147 is also connected to digital multiplier 149, which is connected to P
A means for adjusting the gain G of LL is provided.

その後増巾された信号は制限器１５１を介して積分器１
４５に導入される。Thereafter, the amplified signal passes through the limiter 151 to the integrator 1.
introduced in 45.

好適実施例において制限器１５１は±１°の範囲内の角
度差のみを通過させるようにセットされている。In the preferred embodiment, restrictor 151 is set to only pass angular differences within ±1°.

それ故、制限器１４３，１５１はＰＬＬ が見るから
に大巾なエラー信号ＥＰＬＬの変動に対し補償し過ぎる
ことはないことを保証する。Therefore, limiters 143, 151 ensure that the PLL does not overcompensate for apparently wide variations in error signal EPLL.

増幅器１４９はＰＬＬの帯域幅を設定するのに好ましい
。Amplifier 149 is preferred for setting the bandwidth of the PLL.

両分岐路１４Ｌ１４２内に増幅器を設置しうろことは明
らかであるが、特に重要なのは分岐路１４１および１４
２内の利得の相対的な大きさである。It is clear that amplifiers should be installed in both branches 14L142, but it is particularly important to install amplifiers in branches 141 and 142.
The relative magnitude of the gain within 2.

この理由にもとづき、好適実施例においては分岐路１４
１内の増幅器は１に規格化されており、分岐路１４２内
の増幅器１４９は利得０．０１を有する。For this reason, in the preferred embodiment branch path 14
The amplifiers in branch 142 are normalized to 1, and amplifier 149 in branch 142 has a gain of 0.01.

既述したように、位相オフセットは送信機１３と受信機
２１の搬送波位相内の差違によって特徴づけられる。As mentioned above, the phase offset is characterized by the difference in carrier phase of the transmitter 13 and receiver 21.

この状態はＰＬＬの初期値補正によって克服できる。This condition can be overcome by correcting the initial value of the PLL.

φ′が実質的にφに等しい時には、残りの補正は周波数
オフセット若しくは位相ジッタのどちらかによって引き
起こされる連続的に変化する位相に応答するものである
。When φ' is substantially equal to φ, the remaining corrections are in response to continuously varying phase caused by either frequency offset or phase jitter.

到来する信号の周波数オフセットは周波数のズしが一定
、すなわち位相誤差は一定の割合で増加し、時間経過に
つれて位相角φを直線的に変化させる。The frequency offset of the arriving signal is constant, that is, the phase error increases at a constant rate, and the phase angle φ changes linearly as time passes.

従ってそれ以上の割合で修正すれば、どの位置で修正し
てもよい。Therefore, as long as the correction is made at a rate greater than that, the correction may be made at any position.

これに対して到来する信号の位相ジッタは時間経過と共
に位相角φを非直線的に変化させ、主に搬送区間におけ
る中継機等（の電源からの影響により生じるため、ジッ
タの繰返しが例えば６０Ｈｚで最大２００ピークーピー
クの位相がずれるというように、一般的に位相角φを正
弦的に変化させる。On the other hand, the phase jitter of the incoming signal causes the phase angle φ to change non-linearly over time, and is mainly caused by the influence from the power supply of repeaters in the transport section, so the jitter repeats at, for example, 60Hz. Generally, the phase angle φ is varied sinusoidally, with a maximum of 200 peak-to-peak phase shifts.

したがって、位相誤差を検出した後、すぐに修正する必
要がある。Therefore, it is necessary to correct the phase error immediately after detecting it.

第６図において、積分器１４７は時間経過につれて位相
角φを直線的に変化させる周波数オフセットによる位相
差△φの直線的変化に応答して出力信号を導出する。In FIG. 6, an integrator 147 derives an output signal in response to a linear change in phase difference Δφ due to a frequency offset that linearly changes phase angle φ over time.

従って２次応答分岐路１４２は周波数オフセットを補償
することになる。Therefore, the secondary response branch 142 will compensate for the frequency offset.

また１次応答分岐路１４１は所定の範囲内にある位相差
△φを通過させて、積分器１４５にすぐに導入する構成
になっており、従って１次応答分岐路１４１は位相差△
φの非直線的変化にすぐに応答して受信信号の位相ジッ
タ及び位相オフセットを補償することになる。The primary response branch 141 is configured to allow the phase difference Δφ within a predetermined range to pass through and immediately introduce it into the integrator 145.
Non-linear changes in φ will immediately respond to compensate for phase jitter and phase offset in the received signal.

積分器１４５の出力は統合された位相補正信号であり、
ＲＯＭ １１７に角度φ′を与える。The output of integrator 145 is an integrated phase correction signal;
Give angle φ' to ROM 117.

積分器１４５の出力には帰還ループ１５３が設置され、
その結集積分器１４５への入力は夫々１次および２次応
答分岐路１４１，１４２からの最新化情報だけでなく以
前の角度φ′を含む。A feedback loop 153 is installed at the output of the integrator 145,
The input to the aggregate integrator 145 includes the previous angle φ' as well as the updated information from the primary and secondary response branches 141, 142, respectively.

このようにＲＯＭ １１７の角度φ′は実質上角度φに
維持され等化器信号ＹＩ’、ＹＱ’中の不所望の位相項
が実質的に位相補正回路網５９によって除去される。In this manner, the angle φ' of ROM 117 is maintained at substantially the angle φ, and undesired phase terms in equalizer signals YI', YQ' are substantially removed by phase correction circuitry 59.

例を挙げると、位相角度φが５００先立つボー間隔に計
算された位相角度φ′が４９°の場合、ＥＰＬＬは△φ
即ち＋１°に等しくなる。For example, if the phase angle φ' calculated in the baud interval preceding the phase angle φ is 49°, then the EPLL is △φ
That is, it becomes equal to +1°.

この差は制限器１４３の適正範囲内にあるので、数量は
積分器１４５へと通過する。Since this difference is within the proper range of limiter 143, the quantity is passed to integrator 145.

積分器１４５において＋１°の角度差は以前の角度φに
加算され、更新φ′は５００に等しくなる。In integrator 145 the +1 degree angular difference is added to the previous angle φ, and the update φ' is equal to 500.

このようにして、正弦／余弦ＲＯＭ １１７の角度φ′
はＹＩ’、ＹＱ′信号中の角度φと等しくなる。In this way, the angle φ′ of the sine/cosine ROM 117
is equal to the angle φ in the YI', YQ' signals.

２次応答分岐路１４２による補正は信号ＥＰＬＬの以前
の経過に依存するので、この補正はこの基本例において
考慮されていない。Since the correction by the secondary response branch 142 depends on the previous course of the signal EPLL, this correction is not taken into account in this basic example.

分岐路１４１，１４２は同じ入力信号ＥＰＬＬを受信し
、それぞれが積分器１４５への入力信号を作ることは特
に興味のあることである。It is of particular interest that branches 141 and 142 receive the same input signal EPLL and each produce an input signal to integrator 145.

このことにより、積分器１４５は１個の補正回路網５９
で用いられる１個の出力信号φ′を作り得る。This allows the integrator 145 to be replaced by one correction network 59.
One output signal φ' can be produced for use in

又、重要な遅延特性を有する受信機の部品はＰＬＬには
含まれていないことも興味あることである。It is also interesting that components of the receiver with significant delay characteristics are not included in the PLL.

更に詳しくは、ＰＬＬの全体が低域フィルタ５３，５５
及び等化回路網５７に追随することが判る。More specifically, the entire PLL is filtered by low-pass filters 53 and 55.
and the equalization circuit network 57.

これは、位相誤差がエラー計算回路６５で計算されるこ
とを可能にし、信号φ′が単一ボー間隔の期間内にフィ
ルタ１４０によって作られることを可能にする。This allows the phase error to be calculated in the error calculation circuit 65 and allows the signal φ' to be produced by the filter 140 within a single baud interval.

（１，１）パーシャルレスポンス信号方式を用いる直交
振幅変調方式を中心に述べてきたが、ＰＬＬは他のパル
ス振幅変調方式にも適応しうる。Although the description has focused on the quadrature amplitude modulation method using the (1,1) partial response signal method, the PLL can also be adapted to other pulse amplitude modulation methods.

更にこのＰＬＬは別のタイプのパーシャルレスポンス信
号方式にも用い得る。Additionally, this PLL can be used with other types of partial response signaling.

更に詳しくは、データ信号ｄＩ 、ｄＱから導出される
いかなるパーシャルレスポンス信号ＤＩ、ＤＱ も位相
誤差を計算するのに用いられる。More specifically, any partial response signals DI, DQ derived from the data signals dI, dQ are used to calculate the phase error.

第３図に示すように、位相補正回路網５９からのＹＩ、
ＹＱ信号は検出器６Ｌ６３に導入され、パーシャルレス
ポンス信号ＤＩ、ＤＱが夫々検出される。As shown in FIG. 3, YI from the phase correction network 59,
The YQ signal is introduced into a detector 6L63, and partial response signals DI and DQ are detected, respectively.

判定スレショールド制御器７７は等化制御回路網６９と
検出器６１，６３０間に接続され、同相および直交チャ
ンネルの両者に対して夫々判定スレショールド値ｌ。A decision threshold controller 77 is connected between equalization control circuitry 69 and detectors 61, 630 to set decision threshold values l for both the in-phase and quadrature channels, respectively.

を自動的に調整する。こノ判定スレショールド制御器７
７のオペレーションは固有のシステムオペレーションに
おける信号レベルの変動を阻止するのに望ましい。automatically adjust. This judgment threshold controller 7
Operation No. 7 is desirable to prevent signal level fluctuations during inherent system operation.

（６）式を引用すればＥＩ、ＥＱは下式のように表現で
きることが思い出される。Quoting equation (6), it will be recalled that EI and EQ can be expressed as in the following equations.

ＥＩ ＝ＹＩ −ＤＩ↑０ （１８） ＥＱ＝ＹＱ−ＤＱ↑。EI = YI - DI↑0 (18) EQ=YQ-DQ↑.

但し、既述したように今。However, as mentioned above, now.

は判定スレショールド制御器７７によって得られるｌ。is obtained by the decision threshold controller 77.

の推定値である。is the estimated value.

ＤＩｌｏ、ＤＱＩｏを夫々ＹＩ、ＹＱに代入し、各項を
組合わせることによって、（６）式は次のようになる。By substituting DIlo and DQIo into YI and YQ, respectively, and combining each term, equation (6) becomes as follows.

ＥＩ −ＤＩ （１ｏ−令。EI-DI (1o-order.

）ＥＱ＝ＥＱ（１ｏ−今。)EQ=EQ(1o-now.

）（”°）（１９）式の両Ｉ、Ｑチャンネルエラー信号
の符号を夫々取り出し両■、Ｑチャンネル検出信号ＤＩ
、ＤＱの符号で乗算されるとｎ＝００場合の（１２）式
の項Ｅｔ（ｎ）とＥ２（ｎ）が等化制御回路網６９によ
って作られる。)(”°) Extract the signs of both I and Q channel error signals from equation (19), respectively, and extract both ■ and Q channel detection signal DI.
, DQ, the terms Et(n) and E2(n) of equation (12) when n=00 are created by the equalization control circuitry 69.

Ｅｌ（０）ｔＥ２（０）が夫夫下式のごとくなることは
自明である。It is obvious that El(0)tE2(0) is as shown in the Fufu lower equation.

Ｅｌ （０）−Ｅ２ （０） ＝ＳＧＮ （ｌｏ−↑０
） （２０）独立式が形成されるので、両者とも判定ス
レショールド制御器７７に使用される↑。El (0)-E2 (0) = SGN (lo-↑0
) (20) Since independent equations are formed, both are used in the decision threshold controller 77↑.

の値を更新する情報として利用できる。It can be used as information to update the value of.

典型的な制御器７７は第９図に示されたタイプであって
、等化制御回路網６９からエラー信号Ｅｔ （０） ｔ
Ｅ２ （０）を受信するよう接続された積分器制御回
路網１９５を含む。A typical controller 77 is of the type shown in FIG.
includes integrator control circuitry 195 connected to receive E2(0).

遅延器１９９を含んだ積分器１９７は既に↑。The integrator 197 including the delay device 199 is already ↑.

で表わしたｌ。の推定値を出力する。l expressed as Output the estimated value of .

（１９）式を参照すれば、（１０−◆０）が正であれば
争。Referring to equation (19), if (10-◆0) is positive, there is a dispute.

が小さ過ぎることが明白である。この状態は積分器制御
回路網１９５によって検知され積分器１９７は増分され
ｆ。is clearly too small. This condition is detected by integrator control circuitry 195 and integrator 197 is incremented f.

の値を増加させる。逆に（ｌｏ−’ｔ。Increase the value of On the contrary (lo-’t.

）が負の場合、積分器制御回路網１９５は積分器１９７
を減分させ↑。) is negative, integrator control circuitry 195 controls integrator 197
Decrement ↑.

の値を減少させる。Decrease the value of

Ｅｌ（０）、Ｅ２（０）の他の起り得る値は下表にした
がって処理され積分器１９１をステップさせる。Other possible values of El(0), E2(0) are processed and step the integrator 191 according to the table below.

但し、Ｅｔ（ｏ）、Ｅ２（ｏ）はｎ＝０の特別の場合に
おける（１２）式中のＥｌ（ｎ） 、 Ｅ２ （ｎ）で
ある。However, Et(o) and E2(o) are El(n) and E2(n) in equation (12) in the special case of n=0.

積分器９７の出力から推定値？。Estimated value from the output of integrator 97? .

は判定基準乗算器２０１に導入され２４００ ｂｐｓオ
ペレーションに対し基準数量上↑０および４８００ ｂ
ｐｓオペレーションに対し他の基準数量±３８ｏ、±５
↑０を提供する。is introduced into the criterion multiplier 201 and the reference quantity is ↑0 and 4800 b for 2400 bps operation.
Other reference quantities ±38o, ±5 for ps operation
↑Provide 0.

これらの基準数量は導体２０３を介して検出器６Ｌ６３
に導入される。These reference quantities are transmitted to the detector 6L63 via the conductor 203.
will be introduced in

検出器６１゜６３においてこれらの基準数量はＹＩ、Ｙ
Ｑの特定の信号レベルが２７３オペレーシヨンでの３レ
ベルの１つとしてまた４／７オペレーシヨンでの７レベ
ルの１つとして検出される範囲内の限度として使用され
る。At the detectors 61 and 63, these reference quantities are YI, Y
It is used as a limit within which a particular signal level of Q is detected as one of three levels in 273 operation and one of seven levels in 4/7 operation.

例えば、２／３オペレーシヨンにおいて特定のＹＩ信号
が下表のごとく表示されるならば、ＤＩの対応する値は
検出されるであろう。For example, if a particular YI signal is displayed as shown in the table below in a 2/3 operation, the corresponding value of DI will be detected.

４／７オペレーシヨンにおいて判定基準乗算器２０１は
下記のごときパーシャルレスポンス信号の判定のために
５↑０．３↑０．歪。In the 4/7 operation, the criterion multiplier 201 performs 5↑0.3↑0. to judge the following partial response signals. distorted.

、−千ｏ、−３Φ０ および−５卒。, -1000 o, -3Φ0 and -5 grad.

のレベルを提供する。判定オペレーションは夫々検出器
６Ｌ６３でのＹＬＹＱパーシャルレスポンス信号検出に
対して同様に行われる。provide a level of The determination operation is similarly performed for the YLYQ partial response signal detection by the detector 6L63.

サンプラ４５のサンプルタイミングは特に影響大である
。The sample timing of the sampler 45 has a particularly large influence.

もし到来信号のサンプルが送信機１３と同じデータ速度
、例えば毎秒４８００回の速度で行なわれないならば、
データ処理装置２３に送給された検出データは検出デー
タ処理装置１１によって発生されたものに対応しなくな
るだろう。If the incoming signal is not sampled at the same data rate as the transmitter 13, e.g. 4800 times per second, then
The sensing data fed to the data processing device 23 will no longer correspond to that generated by the sensing data processing device 11.

サンプラ４５のタイミングの１つの技法は検出器６１の
直前に現われるＹＩ信号のパーシャルアイパターン（ｐ
ａｒｔｉａｌ ｅｙｅ ｐａｔｔｅｒｎ ）を示す
第７図を参照すれば適切に説明される。One technique for timing the sampler 45 is the partial eye pattern (p) of the YI signal that appears just before the detector 61.
This is best explained with reference to FIG. 7, which shows the artificial eye pattern.

このアイパターンは連続的なサンプリング時間Ｔ−１，
Ｔｏ。This eye pattern has continuous sampling time T-1,
To.

Ｔ＋ＳのＹＩまたはＹＱ信号の起り得る７つの信号レベ
ルを表わす。Represents seven possible signal levels of the T+S YI or YQ signal.

これらの信号レベルは４／７オペレーシヨンで数量検出
された信号ＤＩまたはＤＱの起り得る７つの値に対応す
る。These signal levels correspond to the seven possible values of the signal DI or DQ detected in the 4/7 operation.

このアイパターンは時間Ｔ−１で７つの異なったレベル
をもつが時間Ｔ。This eye pattern has seven different levels at time T-1, but at time T.

では夫々Ｏのレベルをもつ信号の第１のグループ１５３
を含む。Then, the first group 153 of signals each having a level of O
including.

信号の第２グループ１５５は夫々時間Ｔ。The second group of signals 155 are each at a time T.

でＯのレベルをもつが時間Ｔ＋１では７つの異なった値
のうちの１つをもつ。and has a level of O at time T+1, but has one of seven different values at time T+1.

好適実施例において隣りのボーでの信号ＤＩまたはＤＱ
は３レベル以上も異ならない。In the preferred embodiment, the signal DI or DQ at the adjacent baud
do not differ by more than 3 levels.

例えば、ＤＩが＋２の値を有するならば、次のＤＩは＋
２より３レベル以上も離れた−６を除いて７つのレベル
のいずれかをとり得る。For example, if DI has a value of +2, the next DI is +
It can be any of seven levels except -6, which is more than three levels away from 2.

それ故、信号の各グループ１５３，１５５は単に所定の
サンプル周期において１つの信号が７つの異なったレベ
ルの１つで発生し以前のレベルより３レベル以上離れな
い４つから７つまでの異なったレベルのうちいずれかで
終了するという事実を示す。Therefore, each group of signals 153, 155 is simply defined as one signal occurring at one of seven different levels in a given sample period, and from four to seven different levels not more than three levels away from the previous level. Indicates the fact that one of the levels ends.

この結果３７個の異なった信号の１つが特定のサンプリ
ング周期内で発生する。This results in one of 37 different signals occurring within a particular sampling period.

したがって、ＹＩ信号のアイパターンの全体は夫々のサ
ンプリング時間での７個のレベルの夫々における信号の
集群を示す。Therefore, the entire eye pattern of the YI signal represents a constellation of signals at each of the seven levels at each sampling time.

もちろん、サンプリングは信号の集群に対応した時間に
てサンプラ４５で取出されることが望ましい。Of course, it is desirable that the samples be taken by the sampler 45 at times corresponding to the constellation of signals.

異なった信号レベルはこれらの時間で最も簡単に区別し
うるので、このような時間は好ましい。Such times are preferred because different signal levels can be most easily distinguished at these times.

このことは起り得る信号の集群およびサンプルの適当な
タイミングを示すためにその１部のみが第７図に示され
ている信号の第３のグループ１５７を参照すれば認識で
きる。This can be appreciated by reference to the third group of signals 157, only a portion of which is shown in FIG. 7 to illustrate the possible constellation of signals and the appropriate timing of the samples.

い（らかの起り得る信号が第７図に示されているけれど
も、所定の時間間隔では唯１個の信号がアイパターンに
現われることが明瞭となろう。Although several possible signals are shown in FIG. 7, it will be clear that at a given time interval only one signal will appear in the eye pattern.

例えばアイパターンは図示された時間間隔で唯１個の信
号１５９からなろう。For example, the eye pattern may consist of only one signal 159 in the time interval shown.

サンプラ４５のタイミングが正確ならば信号１５９はＹ
Ｉ信号が厳密に−６のＤＩ ｉｏレベルに対応する時間
Ｔ。If the timing of the sampler 45 is accurate, the signal 159 will be Y.
The time T when the I signal corresponds to a DI io level of exactly -6.

にて検出される。信号１５９がより早い時間ＴＥ、また
はより遅いＴＬで検出されれば、ＹＩ信号とＤＩｌｏレ
ベルとの大きさの間に差が生ずる。Detected at If signal 159 is detected at an earlier time TE or later at TL, there will be a difference in magnitude between the YI signal and the DIlo level.

この差はエラー計算回路６５によってエラー信号ＥＩに
与えられることに気付く。It will be noted that this difference is provided by the error calculation circuit 65 to the error signal EI.

１例として、時間ＴＬに対応したポイント１６１におい
て、エラー信号ＥＩは正の値をもつ。As an example, at point 161 corresponding to time TL, the error signal EI has a positive value.

しかし時間ＴＥに対応したポイント１６３でも信号ＥＩ
は正の値をもつので、ポイン［６１゜１６３は単に信号
ＥＩの符号だけでは区別できない。However, even at point 163 corresponding to time TE, signal EI
has a positive value, so the point [61°163 cannot be distinguished simply by the sign of the signal EI.

幸いＥＩに同一の符号を与えるポインＮ６Ｌ１６３は信
号がポインＮ６１，１６３の夫々を通過するときの信号
１５９の傾斜によって区別できる。Fortunately, points N6L 163 which give EI the same sign can be distinguished by the slope of signal 159 as the signal passes through each of points N61 and 163.

例えば、ポイント１６１での信号１５９の傾斜は正であ
って一方ポインド１６３での信号の傾斜は負であること
に気付こう。For example, note that the slope of signal 159 at point 161 is positive, while the slope of signal at point 163 is negative.

実際、時間ＴＥでサンプルされた信号ＤＩは正のＥＩに
負の傾斜を与え、あるいは負のＥＩに正の傾斜を与える
ことが証明されよう。In fact, it will be proven that the signal DI sampled at time TE gives a negative slope to a positive EI, or a positive slope to a negative EI.

この結果、以前にサンプルされた信号ＤＩはエラー信号
ＥＩおよび負である傾斜（ＤＩ −ＤＩ 、）の積に
対応する。As a result, the previously sampled signal DI corresponds to the product of the error signal EI and the slope (DI - DI, ), which is negative.

逆に、時間ＴＬでサンプルされた信号ＤＩはエラー信号
ＥＩおよび正である傾斜（ＤＩ −１−ｔ −ＤＩ ）
の積に対応する。Conversely, the signal DI sampled at time TL is equal to the error signal EI and the slope (DI −1−t −DI ) which is positive
corresponds to the product of

したがって、タイミングエラー関数ＴはＴ＝ΣＥＩ（Ｄ
Ｉ−ＤＩ 、）＋ΣＥＩ（ＤＩ十、−ＤＩ）（２０） の符号をモニタすることによって、Ｔが負ならばタイミ
ングが早く、Ｔが正ならばタイミングが遅いことを検知
でき、それ故タイミングを補正することができる。Therefore, the timing error function T is T=ΣEI(D
By monitoring the sign of I-DI,)+ΣEI(DI0,-DI) (20), it is possible to detect that the timing is early if T is negative, and that the timing is late if T is positive; Can be corrected.

タイミングが早いならば、（２０）式の左側の総和が確
かに負であって右側の総和はいくつかのボーにわたって
Ｏに平均化される。If the timing is early, the sum on the left side of equation (20) is indeed negative, and the sum on the right side is averaged to O over several bauds.

それ故、Ｔは負となりタイミングは補正される。Therefore, T becomes negative and the timing is corrected.

タイミングが遅いならば、（２０）式の右側の総和は確
かに正であって左側の総和はＯに平均化される。If the timing is late, the sum on the right side of equation (20) is certainly positive, and the sum on the left side is averaged to O.

このときＴは正であってタイミングは適当に進められる
。At this time, T is positive and the timing is advanced appropriately.

（２０）は次式のように簡単化できる。Ｔ−ΣＥＩ （
ＤＩ −４−ｔ ＤＩ −ｔ ） （２１）それ故
、タイミングはエラー信号ＥＩおよび夫夫時間Ｔ、、Ｔ
ｏ、Ｔ＋、にて検出信号ＤＩ −ｔ −ＤＩ＋１の値に
よって判定されたＹＩ信号の傾斜にもとすいてｆｆｔｌ
ＪＩｌｌされる。(20) can be simplified as follows. T-ΣEI (
DI -4-t DI -t ) (21) Therefore, the timing is based on the error signal EI and the husband time T,,T
fftl depending on the slope of the YI signal determined by the value of the detection signal DI −t −DI+1 at o, T+,
JIll be.

しかし、数量ＤＩ＋１ はタイミングエラーが適当に判
定された時間Ｔ。However, the quantity DI+1 is the time T at which the timing error is appropriately determined.

において利用できない。Not available in

このことは次式を注目することによって処理できる。This can be handled by noting the following equation.

ＥＩ（ＤＩ＋、−ＤＩ 、）＝ＥＩ 、（ＤＩ−Ｄ
Ｉ −２）但し、ＥＩ 、は時間Ｔ、でのエラー信号
に対応し、ＤＩ−２は時間Ｔ、 に先行する時間Ｔ−２
でのＤＩである。EI(DI+,-DI,)=EI,(DI-D
I-2) where EI corresponds to the error signal at time T, and DI-2 corresponds to time T-2 preceding time T,
This is the DI.

したがって、適当な代入によって、タイミングエラー関
数Ｔは時間Ｔ。Therefore, by appropriate substitution, the timing error function T is equal to the time T.

で既知の数量の項で下記のように書き直すことができる
。can be rewritten in terms of known quantities as follows.

Ｔ＝ΣＥＩ １（ＤｉＤＩ−２）（２２）（２２）式
は乗数ＥＩヨの符号が所望の検出情報を供給することに
注目することによってさらに簡略化できる。T=ΣEI 1(DiDI-2) (22) Equation (22) can be further simplified by noting that the sign of the multiplier EI y provides the desired detection information.

この結果（２３）式が生じ、これはより簡単に条件づげ
られ乗数の記憶が簡略化される。This results in equation (23), which is more easily conditioned and simplifies the storage of the multipliers.

Ｔ−Σ５ＧＮ（ＥＩ 、）・（ＤＩ−Ｄ１．）（２３
） コノタイミングエラー関数Ｔは第８図のブロック図に示
されたタイミング制御回路網１６６によって作られる。T-Σ5GN(EI,)・(DI-D1.)(23
) The cono timing error function T is produced by the timing control circuitry 166 shown in the block diagram of FIG.

信号計算器６５からの５ＧＮ（ＥＩ）信号は遂次特定の
エラー信号Ｅｌ、ＥＩ、に夫々対応した１対のレジスタ
１６７．１６９に供給される。The 5GN(EI) signal from the signal calculator 65 is sequentially supplied to a pair of registers 167, 169 corresponding to specific error signals El, EI, respectively.

レジスタ１６９からのＳＧＮ （Ｅ Ｉ −１） は
乗算器１７３に導入される。SGN (E I −1) from register 169 is introduced into multiplier 173 .

同じように、検出器６１からのＤＩ信号は遂次シンボル
ＤＩ、ＤＩ。Similarly, the DI signal from the detector 61 is sequentially converted into symbols DI, DI.

ＤＩ −２に夫々対応した３個のレジスタ１７５゜１７
６．１７７に導入される。Three registers 175°17 each corresponding to DI-2
Introduced in 6.177.

ＤＣＤＩ−２信号は差動加算器１７９で減算され、得ら
れた出力（ＤＩ −ＤＩ 、）は４乗算器１７３に導
入される。The DCDI-2 signal is subtracted by a differential adder 179, and the resulting output (DI-DI,) is introduced into a 4-multiplier 173.

乗算器１７３の出力は（２１）式に記載されたタイミン
グエラー関数Ｔに対応する。The output of the multiplier 173 corresponds to the timing error function T described in equation (21).

この信号は積分器１８１に導入され、積分器１８１はタ
イミングエラー関数Ｔの符号の変化を検出する。This signal is introduced into an integrator 181, which detects a change in the sign of the timing error function T.

好適実施例において４．８メガヘルツのような高周波数
を有するクロック１８３はボー速度発生カウンタ１８５
に接続される。Clock 183, which in the preferred embodiment has a high frequency, such as 4.8 MHz, is connected to baud rate generation counter 185.
connected to.

カウンタ１８５はクロック１８３からのパルスの特定数
をカウントするよう設置され、この特定数は所定の時間
間隔に対応する。Counter 185 is arranged to count a specific number of pulses from clock 183, this specific number corresponding to a predetermined time interval.

例えば、特定数は１０００であって、１／４８００秒の
時間間隔においてカウンタ１８５は４．８メガヘルツの
周波数を有する１０００個のパルスをカウントする。For example, the specific number is 1000, and in a time interval of 1/4800 seconds, counter 185 counts 1000 pulses having a frequency of 4.8 MHz.

カウンタ１８５はサンプラ４５に接続され、１ｏｏｏ個
のパルスをカウントする時間間隔はサンプラ４５のサン
プリング速度を制御する。Counter 185 is connected to sampler 45, and the time interval for counting 1ooo pulses controls the sampling rate of sampler 45.

タイミング制御回路網１６６にはカウンタ１８５のカウ
ント数を増加あるいは減少させる手段が設置され、サン
プラ４５のタイミング速度は夫々減少あるいは増加する
。Timing control circuitry 166 is provided with means for increasing or decreasing the count of counter 185, thereby decreasing or increasing the timing rate of sampler 45, respectively.

この手段はタイミング速度調整制御器１８７を含み、こ
の制御器１８７は積分器１８１からの信号を受信しこの
信号を附加または削除パルス回路１８９に導入する。The means include a timing rate adjustment controller 187 which receives the signal from the integrator 181 and introduces this signal into an add or drop pulse circuit 189.

タイミング速度調整制御器１８１はゲート１８８を含み
、ゲート１８８はタイミング関数Ｔの符号を附加または
削除パルス回路１８９に導入するのを閉路出来るのが好
ましい。Timing rate adjustment controller 181 includes a gate 188 which is preferably capable of blocking the introduction of the sign of timing function T into add or delete pulse circuit 189.

カウンタ１８５の出力に応答する調整速度カウンタ１９
１は調整制御器１８７に接続され、ゲート１８８を開路
する期間を制御する。Adjustment speed counter 19 responsive to the output of counter 185
1 is connected to the adjustment controller 187 and controls the period during which the gate 188 is opened.

この期間＆Ｘシステムがタイミング補正する間隔を持つ
ことができるように１ボーより長いことが望ましい。This period is preferably greater than 1 baud so that the &X system has time to correct its timing.

例えば、好適実施例においてこの時間間隔は１６ボーに
等しい。For example, in the preferred embodiment this time interval is equal to 16 baud.

好適実施例をおいてパルス回路１８９の出カバカウンタ
１８５に接続される。In the preferred embodiment, it is connected to the output counter 185 of the pulse circuit 189.

積分器１８１がらプラス符号を受信すると、パルス回路
１８９はカウンタ１８５でカウントされたパルスに余分
のパルスを附加し、特定数のパルスをカウントする期間
は短縮される。When integrator 181 receives a plus sign, pulse circuit 189 adds an extra pulse to the pulses counted by counter 185, and the period for counting the specified number of pulses is shortened.

この結果、サンプラ４５のタイミング速度が増大する。As a result, the timing speed of sampler 45 is increased.

同じように、積分器１８１からマイナスの符号を受信す
ると、パルス回路１８９はカウンタ１８５によってカウ
ントされたパルスからパルスを削除しサンプラ４５のタ
イミング速度は減少する。Similarly, upon receiving a negative sign from integrator 181, pulse circuit 189 removes a pulse from the pulses counted by counter 185 and the timing rate of sampler 45 decreases.

クロック１８３０周波数とカウンタ１８５にょつてなさ
れた特定のカウントとの比率はタイミング速度の増大ま
たは減少の量を決定する。The ratio of the clock 1830 frequency to the particular count made by counter 185 determines the amount of increase or decrease in timing speed.

それ故クロック１８３０周波数が４．８メガヘルツ、カ
ウンタ１８５の特定のカウントが１ｏｏｏパルスである
場合、パルス回路１８９による１個のパルスの削除また
は附加によって夫々１ボーの １／４８００だげタイミング速度は加速または減速され
る。Therefore, if the clock 1830 frequency is 4.8 MHz and the particular count of counter 185 is 1 ooo pulse, the timing speed is accelerated by 1/4800 of 1 baud by the deletion or addition of one pulse by pulse circuit 189, respectively. or be slowed down.

前述したこの発明の好適実施例は既存の電話線を介して
データを伝送する際に格別の利点を有する。The preferred embodiment of the invention described above has particular advantages in transmitting data over existing telephone lines.

毎秒１２００シンボルにて（１、・１）パーシャルレス
ポンス信号方式を採用することによってこの発明の変復
調器はただ６００ヘルツの基底帯域また１２００ヘルツ
の両側波帯で４８００ ｂｐｓの速度にてデータを伝送
できる。By employing (1,·1) partial response signaling at 1200 symbols per second, the modem of the present invention can transmit data at a rate of 4800 bps with a baseband of only 600 Hz and both sidebands of 1200 Hz. .

例えば、送信機１３の搬送波が１６００ヘルツの周波数
を有するならば、−次データチャンネルは１ｏｏｏヘル
ツと２２００ヘルツの間のスペクトルを占有する。For example, if the carrier of transmitter 13 has a frequency of 1600 Hertz, the -order data channel occupies the spectrum between 100 Hertz and 2200 Hertz.

これは電話線スペクトルの最良の部分であるので、電話
線は満足のいくオペレーションのために簡単に等化され
る。Since this is the best part of the telephone line spectrum, the telephone lines are easily equalized for satisfactory operation.

さらにこの適当なスペクトルは電話線毎に大きく変化し
ないので、変復調器は既存の電話線のほとんどに対し有
効的に動作する。Furthermore, because this suitable spectrum does not vary significantly from telephone line to telephone line, the modem operates effectively on most existing telephone lines.

はとんどの電話線において、１０００ヘルツと２２００
ヘルツの間の一次データチャンネルは一次データチャン
ネルの土下帯に１５０ ｂｐｓ周波数偏移変調単信チャ
ンネルの伝送のために十分な帯域を残している。Most telephone lines have frequencies of 1000 Hz and 2200 Hz.
The primary data channel between hertz leaves sufficient bandwidth in the subsurface zone of the primary data channel for the transmission of a 150 bps frequency shift keying simplex channel.

この発明において一次チヤンネルは１０００ヘルツと２
２００ヘルツの間のスペクトルを占有する。In this invention, the primary channels are 1000 Hz and 2
It occupies the spectrum between 200 Hertz.

既述した等化回路網５７は特にパーシャルレスポンス方
式を有するシステムに使用するように構成されている。The equalization network 57 described above is particularly designed for use in a system having a partial response method.

これは既に利用できる検出データ信号を使用し、他に等
化されていない信号の符号を決定し記憶するのに使用さ
れる回路を省略できる。This uses already available detected data signals and eliminates the circuitry used to determine and store the sign of the otherwise unequalized signal.

また同相および直交信号の両者の多数衷失を使用して等
化調整の精度および等化収斂現象の速度を増大させる。Also, multiple losses of both in-phase and quadrature signals are used to increase the accuracy of equalization adjustment and the speed of equalization convergence events.

等化回路網５７は典型的に電話伝送線１７によって生ず
る遅れ、減衰ひずみを補償する。Equalization network 57 compensates for delay and attenuation distortion typically caused by telephone transmission line 17.

エラー信号ＥＩ、ＥＱ に応答して、等花器１００゜１
０２．１０４，１０６の乗数は自動的に最新のものにさ
れ、電話線特性の変化を補正する。In response to the error signals EI and EQ, the vase 100°1
The 02.104 and 106 multipliers are automatically updated to compensate for changes in telephone line characteristics.

送信信号を前もって歪ませる必要がなく、受信機の手動
調整も必要でない。There is no need to pre-distort the transmitted signal and no manual adjustment of the receiver is required.

また等化回路網５７は信号パルスの配器にあられれるシ
ンボル間干渉を補正するという重要な利点がある。Equalization network 57 also has the important advantage of correcting for intersymbol interference present in the distribution of signal pulses.

さらに、回路網５７はそれ自体既述した理由のため非常
に望ましい直交両側帯波受信機とともに使用されるのに
特に適している。Additionally, network 57 is particularly suited for use with quadrature double-band receivers, which are themselves highly desirable for the reasons previously discussed.

位相補正回路網５９の適当な位置も特に重要である。The proper location of phase correction network 59 is also of particular importance.

低域フィルタ５３．５５および等化回路網５７はデータ
の復調および検出のときに若干の遅れを生み、これらの
成分は高速のレスポンスが必要とされるＰＬＬのような
補正ループがら取除くことが望まれる。The low pass filters 53, 55 and equalization network 57 introduce some delay during data demodulation and detection, and these components can be removed by correction loops such as PLLs where fast response is required. desired.

従来技術のシステムにおいてＰＬＬはフィルタ５３．５
５および等化回路網５７を含み、伝播遅れが顕著であっ
た。In prior art systems, the PLL is a filter 53.5
5 and equalization circuitry 57, and the propagation delay was significant.

この発明の位相補正回路網５９によって、ＰＬＬはこの
ような遅延装置を含まず伝播遅れは極小にされる。With the phase correction network 59 of the present invention, the PLL does not include such a delay device and propagation delays are minimized.

これによって位相補正回路網５９は高速位相ジッタに応
答でき、位相エラーの小さい偏差でさえ補償し過ぎるこ
となく補正される。This allows the phase correction network 59 to be responsive to fast phase jitter, and even small deviations in phase error are corrected without overcompensating.

この発明のタイミング制御回路網１６６はディジタルシ
ステムにおいてタイミング復元および制御を提供するの
で、特に有利である。The timing control circuitry 166 of the present invention is particularly advantageous because it provides timing recovery and control in digital systems.

システムは時間基準を設定するためアナログ信号の変化
に依存する必要がない。The system does not need to rely on changes in analog signals to establish a time reference.

到来するデータはタイミング、等化および位相補正のた
め最新化情報を提供することが特に重要である。It is especially important that the incoming data provides up-to-date information for timing, equalization and phase correction.

エラー計算のための基準を与えるためパイロット信号を
送信する必要がない。There is no need to transmit a pilot signal to provide a reference for error calculation.

さらに、エラー信号ＥＩ、ＥＱは各回路網を最新のもの
にするのに使用されシステムの好循環を保有する。Additionally, the error signals EI, EQ are used to update each network to maintain a virtuous cycle of the system.

効果 以上のように、この発明によれば、従来のように位相ロ
ックループ内に遅延装置を含まないため伝播遅れが極小
にされる。Effects As described above, according to the present invention, the propagation delay is minimized because a delay device is not included in the phase-locked loop as in the prior art.

したがって、この発明によれば、周波数オフセットと共
に高速位相ジッタに応答することが出来、位相エラーの
小さい偏差についても補償し過ぎることなく、補正する
ことが出来るという種々の利点がある。Therefore, the present invention has various advantages in that it can respond to high-speed phase jitter as well as frequency offset, and can correct even small deviations in phase error without overcompensating.

この発明は特定の実施例を参照して記述したがこの発明
は別な方法で実施できることはこの分野の技術者にとっ
て自明である。Although the invention has been described with reference to specific embodiments, it will be obvious to those skilled in the art that the invention may be practiced otherwise.

このためこの発明の範囲は添附のクレームのみによって
確定されるべきである。Therefore, the scope of this invention should be determined only by the appended claims.

なお、以下に列記するものはすべてこの発明の実施の態
様をなすものである。Note that everything listed below constitutes an embodiment of the present invention.

（１） 第１のパルス振幅変調信号の少くとも１つの
好ましくない位相特性を補正するＰ ＬＬ （ｐｈａｓ
ｅｌｏｃｋ １ｏｏｐ ） であって、同相チャン
ネル及び直交チャンネルを有し、同相チャンネルにおい
て少くとも第１の信号の第１の部分を受信し、直交チャ
ンネルにおいて第１の信号の第２の部分を受信し、第１
の信号の好ましくない位相特性を実質上補正して位相補
正された信号を作る位相補正回路網と、この位相補正さ
れた信号に応答して検出データ信号を作る第１の手段と
、 この検出データ信号と位相補正された信号のうちの少く
とも１つに応答してディジタル位相誤差信号を作る第２
の手段とをそなえ、 上記位相補正回路網が位相誤差信号に応答して第１の信
号の位相特性の補正を更新する構成のＰＬＬ ０ （２）第１項記載のＰＬＬにおいてさらに、第１の手段
に含まれ、パーシャルレスポンス特性テ検出データ信号
を作るパーシャルレスポンス検出器と、 第２の手段に含まれ、パーシャルレスポンス検出データ
信号と位相補正された信号のうちの少くとも一方に応答
して位相誤差信号を作るエラー計算回路と、 をそなえたＰＬＬ ０ （３）第２項記載のＰＬＬにおいて検出器は（１、ｌ）
パーシャルレスポンス検出器であるＰＬＬ。(1) PLL (phas
elock 1oop ) having an in-phase channel and a quadrature channel, receiving a first portion of at least the first signal on the in-phase channel and receiving a second portion of the first signal on the orthogonal channel; 1st
a phase correction circuitry for producing a phase corrected signal by substantially correcting undesirable phase characteristics of the signal; first means for producing a sensed data signal in response to the phase corrected signal; a second generating a digital phase error signal in response to at least one of the signal and the phase corrected signal;
0 (2) In the PLL according to paragraph 1, the PLL further comprises: means for adjusting the phase characteristics of the first signal in response to the phase error signal; a partial response detector included in the means for generating a detection data signal with a partial response characteristic; A PLL equipped with an error calculation circuit that generates an error signal, and (3) In the PLL described in paragraph 2, the detector is (1, l).
PLL is a partial response detector.

（４）第１項記載のＰＬＬにおいてさらに、位相誤差信
号の線型および非線型特性に別個に応答して第１の信号
の好ましくない位相特性を補正する更新信号を作るフィ
ルタ手段にそなえたＰＬＬ０ （５）第４項記載のＰＬＬ において、フィルり手段は 位相誤差信号の非線型特性に応答する出力信号を作る１
次応答分岐路と、 位相誤差信号の線型特性に応答する出力信号を作る２次
応答分岐路と、 上記１次および２次応答分岐路の出力信号を受理し、更
新信号を作る第３の手段を含むＰＬＬ 。(4) In the PLL described in item 1, the PLL0 ( 5) In the PLL according to paragraph 4, the filling means produces an output signal responsive to the nonlinear characteristics of the phase error signal.
a secondary response branch for producing an output signal responsive to the linear characteristic of the phase error signal; and third means for receiving the output signals of the primary and secondary response branches and producing an update signal. PLL containing.

（６）第１の振幅変調信号の線型および非線型特性を有
する好ましくない第１の位相角を補正するＰＬＬであっ
て、 パーシャルレスポンスデータ信号を受理するよう接続さ
れ、位相誤差信号を作る特性を有するエラー計算回路と
、 位相誤差信号に応答して第２の位相角に対応する第２の
信号を作る第１の手段と、 この第２の信号に応答して上記の第１の信号の好ましく
ない第１の位相角を補正する位相補正回路網と、 をそなえたＰＬＬ ０ （７）第６項記載のＰＬＬにおいて第１の手段は、エラ
ー信号に応答して第１の位相角の非線型特性に依存する
特性で第２の位相角を作る第１の分岐路と、 その出力端が第１の分岐路に接続され、エラー信号に応
答して第１の位相角の線型特性に依存する特性で第２の
位相角を作る第２の分岐路と を含むＰＬＬ 。(6) a PLL for correcting an unfavorable first phase angle having linear and nonlinear characteristics of the first amplitude modulated signal, the PLL being connected to receive a partial response data signal and having characteristics for producing a phase error signal; an error calculation circuit having: first means for producing a second signal corresponding to a second phase angle in response to the phase error signal; and a first means for producing a second signal corresponding to a second phase angle in response to the second signal; (7) In the PLL described in paragraph 6, the first means is configured to nonlinearly adjust the first phase angle in response to an error signal. a first branch producing a second phase angle with a characteristic dependent property; an output thereof being connected to the first branch, the first branch producing a linear characteristic of the first phase angle in response to an error signal; and a second branch path that creates a second phase angle with a characteristic.

（８）第６項記載のＰＬＬにおいて、特定の時間間隔で
のエラー信号が特定の時間間隔での第１の位相角と先行
する時間間隔での第２の位相角間の差に実質的に等しい
ＰＬＬ 。(8) In the PLL according to paragraph 6, the error signal at a particular time interval is substantially equal to the difference between the first phase angle at the particular time interval and the second phase angle at the preceding time interval. PLL.

（９）第７項記載のＰＬＬにおいて、少くとも第１及び
第２の分岐路の一方が位相誤差信号に関して第２の位相
角の変化速度を制限する手段を含むＰＬＬ ０ （１０） 第７項記載のＰＬＬにおいて第１の手段が
さらに、 第１及び第２の分岐路のうちの少くとも一方内に、第１
及び第２の分岐路の相対的利得を変化させる手段を含む
ＰＬＬ。(9) In the PLL described in item 7, at least one of the first and second branch paths includes means for limiting the rate of change of the second phase angle with respect to the phase error signal. (10) Item 7 In the described PLL, the first means further comprises a first
and a PLL including means for varying the relative gains of the second branch.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は送信機及び本発明のＰＬＬの一実施例を含む受
信機をそなえたデータ伝送システムのブロックダイアグ
ラム、第２図は第１図に示された送信機のブロックダイ
アグラム、第３図は等化回路網、本発明のＰＬＬの一実
施例、エラー信号計算回路、タイミング制御回路網、判
定スレショールド制御器を含んだ第１図に示された受信
機のブロックダイアグラム、第３Ａ図は第３図に示され
た受信機の実施例のインパルス応答を示す波形図、第４
図は第３図に示されたエラー信号計算回路のフロックダ
イアグラム、第５図は第３図に示された等化回路網のブ
ロックダイアグラム、第６図は第３図に示されたＰＬＬ
の一実施例のブロックダイアグラム、第７図は等化され
位相補正された信号のアイパターン、第８図は第３図に
示されたタイミング制御回路網のブロックダイアグラム
、第９図は第３図に示された判定スレショールド制御器
のブロックダイアグラムである。 １１・・・・・・第１のデータ処理装置、１３・・曲送
信機、１５−・・・・・送信機データアクセス装置、１
７・・・・・・電話線、１９・・・・・・受信機データ
アクセス装置、２１・・・・・・受信機、２３・・・・
・・第２のデータ処理装置、５７・・・・・・等化回路
網、５９・・・・・・位相補正回路網、６１ 、６３・
・・・・・検出器、６５・・・・・・エラー信号計算回
路、６９・・・・・・等化制御回路網、１４０・・・・
・・フィルタ、１４１・・・・・・１次応答分岐路、１
４２・・・・・・２次応答分岐路。FIG. 1 is a block diagram of a data transmission system including a transmitter and a receiver including an embodiment of the PLL of the present invention, FIG. 2 is a block diagram of the transmitter shown in FIG. 1, and FIG. FIG. 3A is a block diagram of the receiver shown in FIG. 1, including equalization circuitry, one embodiment of the PLL of the present invention, error signal calculation circuitry, timing control circuitry, and decision threshold controller. Waveform diagram showing the impulse response of the embodiment of the receiver shown in FIG.
The figure is a block diagram of the error signal calculation circuit shown in Fig. 3, Fig. 5 is a block diagram of the equalization circuit network shown in Fig. 3, and Fig. 6 is a block diagram of the PLL shown in Fig. 3.
A block diagram of one embodiment; FIG. 7 is an eye pattern of the equalized and phase corrected signal; FIG. 8 is a block diagram of the timing control circuitry shown in FIG. 3; FIG. 9 is a block diagram of the timing control circuitry shown in FIG. 2 is a block diagram of the decision threshold controller shown in FIG. 11...First data processing device, 13...Music transmitter, 15-...Transmitter data access device, 1
7...Telephone line, 19...Receiver data access device, 21...Receiver, 23...
. . . second data processing device, 57 . . . equalization circuit network, 59 . . . phase correction circuit network, 61 , 63 .
...detector, 65 ... error signal calculation circuit, 69 ... equalization control circuit network, 140 ...
...Filter, 141...Primary response branch path, 1
42...Secondary response branch path.

Claims (1)

【特許請求の範囲】 １ 第１のパルス振幅変調信号の周波数オフセットおよ
び位相ジッタを有する好ましくない第１の位相角を補正
する位相ロックループであって、同相チャンネルおよび
直交チャンネルを有し、同相チャンネルにおいて少くと
も第１のパルス振幅変調信号の第１の部分を受信し、直
交チャンネルにおいて第１のパルス振幅変調信号の第２
の部分を受信し、第１のパルス振幅変調信号の好ましく
ない第１の位相角を補正して位相補正された信号を作る
位相補正手段と、 上記位相補正された信号に応答して検出データ信号を作
るデータ検出手段と、 乗算手段および差動加算手段を有し、上記検出データ信
号と位相補正された信号のうちの少くとも１つの信号と
パーシャルレスポンスデータ信号にもとすいてサンプル
されたインパルス応答のサンプル値の最新推定値とを受
信して、上記位相補正された信号のうちの少くとも１つ
の信号から上記検出データ信号と上記インパルス応答の
サンプル値の最新推定値との乗算データを減算し、該減
算出力にもとすいて位相誤差信号を作るエラー計算手段
と、 第１のある範囲内にある位相角差のみを通過させる制限
手段を有し、上記位相誤差信号に応答して位相ジッタを
補償する特性で第２の位相角を作る第１の分岐路と、 その出力端が第１の分岐路の出力端に接続され、積分手
段および第２のある範囲内にある位相角差のみを通過さ
せる制限手段を有し、上記位相誤差信号に応答して周波
数オフセットを補償する特性で第２の位相角を作る第２
の分岐路と を備え、 上記位相補正手段が上記第２の位相角に対応する第２の
信号に応答して第１のパルス振幅変調信号の位相特性の
補正を更新するようになしたことを特徴とする位相ロッ
クループ。Claims: 1. A phase-locked loop for correcting an unfavorable first phase angle having a frequency offset and phase jitter in a first pulse amplitude modulated signal, the loop having an in-phase channel and a quadrature channel, wherein the in-phase channel receiving at least a first portion of the first pulse amplitude modulated signal in the orthogonal channel;
phase correction means for receiving a portion of the first pulse amplitude modulated signal and correcting an unfavorable first phase angle of the first pulse amplitude modulated signal to produce a phase corrected signal; and a detected data signal in response to the phase corrected signal. a data detection means for producing a signal, a multiplication means and a differential addition means, the impulse being sampled by at least one of the detected data signal and the phase-corrected signal and the partial response data signal; and subtracting from at least one of the phase corrected signals a product of the sensed data signal and the latest estimate of the impulse response samples. and error calculating means for generating a phase error signal based on the subtracted output, and limiting means for passing only a phase angle difference within a first certain range, and in response to the phase error signal, a phase error signal is generated. a first branch that produces a second phase angle with jitter-compensating characteristics, an output end of which is connected to the output end of the first branch, an integrating means and a second phase angle difference within a certain range; a second phase angle having a characteristic of compensating for a frequency offset in response to the phase error signal;
and a branch path, wherein the phase correction means updates the correction of the phase characteristic of the first pulse amplitude modulation signal in response to the second signal corresponding to the second phase angle. Features a phase-locked loop.