JPS5838028A - Analog-to-digital converter circuit - Google Patents
Analog-to-digital converter circuitInfo
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- JPS5838028A JPS5838028A JP13573781A JP13573781A JPS5838028A JP S5838028 A JPS5838028 A JP S5838028A JP 13573781 A JP13573781 A JP 13573781A JP 13573781 A JP13573781 A JP 13573781A JP S5838028 A JPS5838028 A JP S5838028A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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- H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
- H03M1/0658—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by calculating a running average of a number of subsequent samples
-
- H—ELECTRICITY
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- Theoretical Computer Science (AREA)
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Abstract
Description
【発明の詳細な説明】
本発明は、アナログ・ツウ・ディジタルコンバータ（以
下、ん巾コンバータという）回路に係り、特には被変換
信号に含まれているノイズ成分を除去する手段を有する
Ａ／ｌ）コンバータ回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an analog-to-digital converter (hereinafter referred to as a wide converter) circuit, and particularly to an A/L converter having means for removing noise components contained in a signal to be converted. ) Concerning converter circuits.
典型的な先行技術では、ノイズ成分を含む被変換信号を
ン巾変換するに当り、そのノイズ成分を除去するために
、Ａ／ｌ）コンバータの入力段にノイズ除去用フィルタ
を設けるか、あるいは帥コンバータを積分タイプのもの
にしている。In typical prior art, when converting a signal to be converted containing a noise component, a noise removal filter is provided at the input stage of the A/l) converter, or a filter is used to remove the noise component. The converter is an integral type.
ところが、前者のノイズ除去用フィルタを設けｔこん小
コンバータでは、（１）理想的フィルタの製作が困難で
あり、製作し得すことしても非常に高価なフィルタにな
ること、（２）フィルタの応答遅れによって、変換レー
トが低下すること、（３）被変換信号に含まれるノイズ
成分の周波数が一般的に低いので、ノイズ成分除去に対
して必ずしも効果的でないこと（４）入力回路の特性上
、フィルタの使用が実質的に不可能であること、ならび
に（５）被変換信号が正弦波、三角波、矩形波、または
方形波などの脈流であるので、フィルタを通すと、誤差
ががなり多くなること、などの欠点がある。また、後者
の積分タイプのン巾コンバータでは、（６）高速タイプ
のものでも、一般的に１００ ミリ秒までの変換時間し
か得られず、被変換信号の速い変化に対しては誤差を避
けることが困難であること、ならびに（７）高い変換レ
ートが要求されるＭｏ変換には使用することができない
、などの欠点がある。However, in a small converter equipped with the former type of noise removal filter, (1) it is difficult to manufacture an ideal filter, and even if it could be manufactured, it would be a very expensive filter; (2) the response of the filter would be poor. (3) Since the frequency of the noise component included in the signal to be converted is generally low, it is not necessarily effective in removing noise components; (4) Due to the characteristics of the input circuit, (5) Since the signal to be converted is a pulsating wave such as a sine wave, a triangular wave, a rectangular wave, or a square wave, passing it through a filter will result in many errors. There are disadvantages such as becoming. In addition, with the latter integral type wide-width converter, (6) even high-speed types can generally only obtain a conversion time of up to 100 milliseconds, and it is difficult to avoid errors when the signal to be converted changes rapidly. (7) It cannot be used for Mo conversion, which requires a high conversion rate.
本発明の目的は、上述の技術的課題を解決し、被変換信
号に含まれているノイズ成分を、このノイズ成分の周期
に一致する周期を有する同期パルス信号□を利用して簡
単かつ確実に除去することがテキ、しかも高速でＡ、／
ｂ全変換ることのできるん巾コンバータ回路を提供する
ことである。An object of the present invention is to solve the above-mentioned technical problem, and to easily and reliably remove noise components contained in a converted signal by using a synchronized pulse signal □ having a period matching the period of the noise component. The best thing to do is to remove it, and to do it at high speed.
b. To provide a width converter circuit capable of full conversion.
本発明のん巾コンバータ回路では、被変換信号に含まれ
るノイズ成分の周期に同期する同期パルス信号を利用し
て被変換信号の〜巾変換を行わせるのである。本発明の
一層の理解を図るために、その帥変換動作を、数式を用
いて理論的に説明する。In the width converter circuit of the present invention, width conversion of the signal to be converted is performed using a synchronizing pulse signal that is synchronized with the period of the noise component contained in the signal to be converted. In order to further understand the present invention, its cross conversion operation will be explained theoretically using mathematical formulas.
同期パルス信号の周期Ｔは、被変換信号に含まれるノイ
ズ成分の周期に一致しており、この周期Ｔの間における
被変換信号をＮ分割する。被変換信号は、直流成分に対
し、最大振幅（ＶＨＶＬ）の脈流（ノイズ成分に相当す
る）が重畳した信号である。このようにしてＮ分割され
た被変換信号のｉ番目の分割区域における被変換信号の
瞬時変換値Ｖｌは次式（１）で与えられる。The period T of the synchronization pulse signal matches the period of the noise component included in the signal to be converted, and the signal to be converted during this period T is divided into N. The signal to be converted is a signal in which a pulsating current (corresponding to a noise component) of maximum amplitude (VHVL) is superimposed on a DC component. The instantaneous conversion value Vl of the converted signal in the i-th division area of the converted signal divided into N in this way is given by the following equation (1).
Ｖ 、 ＝ＶＬ＋Ｑ ５ｉｎ（９，） ｉ
・、・（１）したがって、周期Ｔにおける
各瞬時変換値の積算値は次式（２）で与えられる。V, =VL+Q 5in(9,) i
(1) Therefore, the integrated value of each instantaneous conversion value in period T is given by the following equation (2).
また、周期Ｔにおける各瞬時変換値の自乗積算値は次式
（３）で与えられる。Further, the squared integrated value of each instantaneous conversion value in period T is given by the following equation (3).
それぞれ次式（４）、（５）で与えられる。They are given by the following equations (4) and (5), respectively.
蝉−？）ｉ＝＝２．Ｕｉｎ十）ｉ＝２・５ｉｎ（＋１）
’７・ｓｉｎ ／５ｉｎ−３＝ ２ｓｉｎ（＋１）昔／
ｓｉｎ ｉ ＝ ２ｃｏｔ ｉ −−
−（４）前記式（４）は、π／Ｎ＜ １であるときは、
次の近似式（６）に変換することができる。Cicada? )i==2. Uin 10)i=2・5in(+1)
'7・sin /5in-3=2sin(+1) a long time ago/
sin i = 2cot i --
-(4) When the above formula (4) is π/N<1,
It can be converted into the following approximate equation (6).
、Ｚｓｉｎ（−？）ｉ＝ ２ｃｏｔ 暦≠譬・、、 （
６）閂
したがって、式（２）には式（６）を、式（３）には、
式（５）を、それぞれ代入すると、結局、式（２）、（
３）はそれぞれ次式（７）、（８）で表わすことができ
る。, Zsin (-?) i= 2cot calendar ≠ parable・,, (
6) Bolt Therefore, formula (6) is used in formula (2), and formula (3) is
By substituting equation (5), respectively, we end up with equations (2) and (
3) can be expressed by the following equations (7) and (8), respectively.
魚Ｖ ｉ＝ Ｎ −Ｖｔ、十Ｎ Ｈｙ旦；ＶＬ＝Ｎ・（
ＶＬ十Ｖ旦、Ｖ Ｌ） 、 、 、 、 （
７）ここで、式（７）の両辺に１／Ｎを乗すると、次の
平均値算出式（９）を得ることができる。Fish V i = N - Vt, 10 N Hydan; VL = N・(
VL10Vdan, VL) , , , , (
7) Here, by multiplying both sides of equation (7) by 1/N, the following average value calculation equation (9) can be obtained.
平すると、次の実効値算出式Ｏｎを得ることができる。By averaging, the following effective value calculation formula On can be obtained.
これらの式（９）、αＱにおいて、式（９）は、被変換
信号の平均値ん巾変換が行われることを示し、式αＱは
、被変換信号の実効値ん巾変換が行われることを示して
いる。In these equations (9) and αQ, equation (9) indicates that the average value width conversion of the converted signal is performed, and equation αQ indicates that the effective value width conversion of the converted signal is performed. It shows.
したがって、これらの式（９）、α０を見ると、ノイズ
成分の周期に同期した同期パルス信号を利用して、被変
換信号を、ノイズ成分に何ら影響されることなく、正確
にυ変換することができることが理論的に説明される。Therefore, looking at these equations (9) and α0, it is possible to accurately υ transform the converted signal without being affected by the noise component by using a synchronized pulse signal synchronized with the period of the noise component. It is theoretically explained that this is possible.
本発明は、このような理論に着目してなされたものであ
る。The present invention has been made by paying attention to such a theory.
第１図は、本発明の一実施例のブロック回路図である。FIG. 1 is a block circuit diagram of one embodiment of the present invention.
被変換信号Ｘの印加端子ｌＮＴｌは、信号増幅器１の入
力部に接続される。信号増幅器１の出力部は、ん巾コン
バータ２の被変換信号入力部に接続される。ん巾コンバ
ータ２のん巾変換データ出力部は、デルタパスラインＤ
１を介して積算または自乗積算レジスタ３のんΦ変換デ
ータ入力部に接続される。〜巾コンバータ２のクロック
パルス信号入力部は、コントロール信号ライン１１を介
して、クロックパルス信号発生器４のクロッパルス信号
出力部に接続される。ん巾コンバータ２はまた２、コン
トロール信号ライン１２を介して、積算レジスタ８のコ
ントロール信号入カ一部に接続されるとともに、コント
ロール信号ライン１３を介して、ＡＡ）変換回数カウン
タ５の第１のコントロール信号入力部に接続される。タ
イミング信号発生器６は、コントロール信号ライン１４
を介してに勺変換回路５の第２のコントロール信号入力
部に接続される。タイミング信号発生器６は同期パルス
信号の印加端子ＩＮＴ２に接続される。除算回路７は、
データバスライン）、Ｄ３を介してそれぞれ前段の積算
レジスタ８、後段の開平回路８に接続される。The application terminal lNTl of the signal to be converted X is connected to the input section of the signal amplifier 1. The output of the signal amplifier 1 is connected to the converted signal input of the width converter 2 . The width conversion data output section of the width converter 2 is connected to the delta path line D.
1 to the Φ conversion data input section of the integration or square integration register 3. The clock pulse signal input of the ~width converter 2 is connected via the control signal line 11 to the clock pulse signal output of the clock pulse signal generator 4. The width converter 2 is also connected via a control signal line 12 to a control signal input part of the accumulation register 8 and via a control signal line 13 to the first part of the conversion counter 5. Connected to the control signal input section. The timing signal generator 6 is connected to the control signal line 14
It is connected to the second control signal input section of the power conversion circuit 5 via. The timing signal generator 6 is connected to the synchronous pulse signal application terminal INT2. The division circuit 7 is
data bus line) and D3 are connected to the integration register 8 in the previous stage and the square root circuit 8 in the latter stage, respectively.
積算レジスタ８、除算回路７、および開平回路８は、そ
れぞれ、コントロール信号ライン１５〜１７を介して、
タイミング信号発生回路６に接続される。クロックパル
ス発生器４は、外付クリスタル９を有している。The integration register 8, the division circuit 7, and the square root circuit 8 are connected via control signal lines 15 to 17, respectively.
It is connected to the timing signal generation circuit 6. Clock pulse generator 4 has an external crystal 9.
このようにして構成されるン小コンバータ回路の動作を
第２図を参照して説明する。The operation of the small converter circuit constructed in this way will be explained with reference to FIG.
被変換信号Ｘは、第２図（１）に示すように、直流成分
に対し、最大振幅（ＶＨ−Ｖｔ）の脈流が重畳した信号
であり、印加端子ｌＮＴｌ、信号増幅器１を介してん巾
コンバータ２の信号入力部に印加される。As shown in FIG. 2 (1), the signal to be converted Applied to the signal input of converter 2.
帥コンバータ２は、クロックパルス信号発生器４から、
コントロール信号ラインｇｔを介して印加されるクロッ
クパルス信号によって、ん生変−換指令を受ける。ン巾
コンバータ２は、この、Ｈ変換指令に応答して、被変換
信号ＸをんΦ変換する。The signal converter 2 receives from the clock pulse signal generator 4,
A reproduction conversion command is received by a clock pulse signal applied via a control signal line gt. In response to this H conversion command, the width converter 2 converts the converted signal X into Φ.
この場合、被変換信号Ｘに含まれるノイズ成分の周期を
Ｔとするとき、被変換信号を周期ＴにおいてＮ分割し、
１周期Ｔの間において、ん巾変換がＮ回行われる。一方
、ノイズ成分の周期に同期して、第２図（２）に示すご
とき同期パルス信号５ＹＮＣが、印加端子ＩＮＴ２を介
して、タイミング信号発生器６に入力される。同期パル
ス信号が入力されたタイミング信号発生器６は、コント
ロール信号ライン７？４〜１７を介してタイミング信号
を、それぞれ〜Φ変換回数カウンタ５、積算レジスタ８
、除算回路７、および開平回路８に入力させる。こうす
ることによって、線変換回数カウンタ５、積算レジスタ
８、除算回路７、および開平回路８の内容がり、リアさ
れる。ん巾コンバータ２かに勺変換動作を行うに際し、
コントロール信号ライン１２．１３を介してん巾変換回
数カウンタ５にコントロール信号が送出され、これによ
って〜φ変換回数カウンタ５は、ん巾変換回数を、第２
図（４）に示すように、カウントする。また、功コンバ
ータ２による功変換出力は、コントロール信号ライン１
２を介するコントロール信号鞍共に、データバスライン
Ｄ１を介して積算レジスタ８に送出され、これによって
、°積算レジスタ８は、第２図（３）に示すように、Ｄ
２を介して、次段の除算回路７に送出する。なお、ん巾
コンバータ２は、コントロール償１号に上述のように送
出された後は、クロックパルス信号を受°け付る−こと
ができや。除算回路７は、このようにして積算レジスタ
８から送出されて（る積算値Ｓを、〜Φ変換回数カウン
タ６からデータバスラインＤ４を介して送出されてくる
に勺変換回数Ｎで除算し、その除算値をそのまま、ある
いは次段の開平回路８を介して、図示しない出力回路に
送出する。開平回路８からのん巾変換データ出力Ｙは、
第２図（５）に示すように、演算時間に相当するタイム
ラグｔｏを有している。なお、タイミング信号発生器６
から出力端子ＯＵＴに対して、〜Φ変換動作中であるこ
とを示す信号ＥＯＣが、出力される。この信号ＥＯＣは
、第２図（６）に示すように、ハイレベルのときに〜Φ
変換動作中であることを示す信号であり、タイムラグｔ
ｎよりも長いハイレベル期間ｔｗを有しており、これに
よって、出力回路に転送されてラッチされるん勺変換デ
ータ出力が安定するまで、ん勺変換終了の報知を時期さ
せる。このようなん勺変換中報知信号ＥＯＣがローレベ
ルになると、ん小コンバータ回路のん勺変換データが外
部に出力される。In this case, when the period of the noise component included in the converted signal X is T, the converted signal is divided into N at the period T,
During one period T, width conversion is performed N times. On the other hand, in synchronization with the period of the noise component, a synchronization pulse signal 5YNC as shown in FIG. 2(2) is input to the timing signal generator 6 via the application terminal INT2. The timing signal generator 6 to which the synchronization pulse signal is input transmits the timing signal to the ~Φ conversion number counter 5 and the integration register 8 via the control signal lines 7?4~17, respectively.
, the division circuit 7, and the square root circuit 8. By doing this, the contents of the line conversion number counter 5, the integration register 8, the division circuit 7, and the square root circuit 8 are cleared. When performing the conversion operation with the width converter 2,
A control signal is sent to the width conversion number counter 5 via the control signal line 12.13, whereby the ~φ conversion number counter 5 calculates the number of width conversions to the second width conversion number.
Count as shown in Figure (4). In addition, the conversion output from the conversion converter 2 is the control signal line 1
2 is sent to the accumulation register 8 via the data bus line D1, so that the accumulation register 8 receives the signal D as shown in FIG. 2(3).
2 to the next stage division circuit 7. Note that the width converter 2 can receive the clock pulse signal after it is sent to the control converter 1 as described above. The division circuit 7 divides the integrated value S sent out from the integration register 8 in this way by the number of conversions N sent out from the ~Φ conversion number counter 6 via the data bus line D4, The divided value is sent as is or via the next stage square root circuit 8 to an output circuit (not shown).The width conversion data output Y from the square root circuit 8 is
As shown in FIG. 2 (5), there is a time lag to corresponding to the calculation time. Note that the timing signal generator 6
A signal EOC indicating that the ~Φ conversion operation is in progress is output from the output terminal OUT. As shown in FIG. 2 (6), when this signal EOC is at a high level, ~Φ
This is a signal indicating that the conversion operation is in progress, and the time lag t
It has a high level period tw that is longer than n, thereby timing the notification of the end of the conversion until the output of the converted data transferred to the output circuit and latched becomes stable. When the conversion notification signal EOC becomes low level, the conversion data of the small converter circuit is outputted to the outside.
上述の実施例において、帥コンバータ２にお゛けるん巾
変換動作のタイミングは正確にＴ／Ｎごとでなくても０
コンバ一タ回路の性能が損なわれることはない。また、
上述の実施例に係るん小コンバータを組み込んだＩＣ’
（集積回路）を、マイクロ０コンピユータなどのデータ
バスラインに接続して使用するには、ん巾変換中報知信
号ＥＯＣを利用するとよい。更に、同期パルス信号の周
期に応じて、外付クリスタル９または、外付コンデンサ
を変更したり、あるいは適当な値に分周されたクロック
をクロックパルス信号発生器４に入力することによって
、積算レジスタ３、ん巾変換回数カウンタ５の内容のオ
ーバーフローを防止することができる。In the above embodiment, the width conversion operation timing in the width converter 2 does not need to be exactly every T/N.
The performance of the converter circuit is not compromised. Also,
IC' incorporating the small converter according to the above embodiment
(Integrated circuit) should be used by connecting it to a data bus line of a micro 0 computer, etc., by using the width conversion notification signal EOC. Furthermore, depending on the period of the synchronizing pulse signal, the integration register can be changed by changing the external crystal 9 or the external capacitor, or by inputting a clock frequency divided to an appropriate value to the clock pulse signal generator 4. 3. It is possible to prevent the contents of the width conversion counter 5 from overflowing.
以上説明したように、本発明によれば、（１）ノイズ除
去用フィルタを用いておらず、ル巾変換のためのサンプ
リング間隔を短かくすることができ、ん巾変換速度が非
常に速くなること、（２）同期ノ（ルス信号の周期をノ
イズ成分の周期に一致させることによって、被変換信号
からノイズ成分のみを簡変換において、信号をディジタ
ル平均またはディジタル自乗平均しているので、正確な
平均値または実効値変換を行うことができること、なら
びに（４）マイクロコンピュータなどに対し簡単にデー
タバスラインを介して接続することができること、など
の効果が発揮される。As explained above, according to the present invention, (1) a noise removal filter is not used, the sampling interval for width conversion can be shortened, and the width conversion speed is extremely fast; (2) By matching the period of the synchronization signal to the period of the noise component, only the noise component is simply converted from the signal to be converted, and the signal is digitally averaged or digitally root-mean-squared. Effects such as being able to perform average value or effective value conversion and (4) being able to easily connect to a microcomputer or the like via a data bus line are exhibited.
なお、一般のん小コンバータとマイクロコンピュータな
どを用いて、本発明のんΦコンバータ回路と同等な機能
を実現させることができるけれども、演算処理時間など
との関係で変換速度の低下を来たす他、外付部品を多数
必要とし、実装スペースが大きくなり、高価になる、な
どの欠点がある。本発明の場合は、そのような欠点はな
いので、その利用範囲は非常に広い。Note that although it is possible to achieve the same function as the non-Φ converter circuit of the present invention using a general small converter and a microcomputer, the conversion speed will be reduced due to the calculation processing time, etc. It has drawbacks such as requiring a large number of external components, requiring a large mounting space, and being expensive. Since the present invention does not have such drawbacks, its application range is very wide.
第１図は、本発明の一実施例のブロック回路図、第２図
は、第１図示の実施例の動作を説明するためのタイムチ
ャートである。
１・・・信号増幅器、２・・・ん巾コンバータ、８・・
・（自乗）積算レジスタ、４・・・クロックパルス信号
発生器、５・・・ん巾変換回数カウンタ、６・・・タイ
ミング信号発生器、７・・・除算回路、８・・・開平回
路代理人 弁理士 岡田和秀FIG. 1 is a block circuit diagram of an embodiment of the present invention, and FIG. 2 is a time chart for explaining the operation of the embodiment shown in the first diagram. 1...signal amplifier, 2...width converter, 8...
・(Square) integration register, 4... Clock pulse signal generator, 5... Width conversion number counter, 6... Timing signal generator, 7... Division circuit, 8... Square root circuit substitute People Patent Attorney Kazuhide Okada
Claims (2)
期する周期パルス信号を入力する回路と、被変換信号を
ＴＡ （ただし、Ｎは正の整数）ごとにん巾変換してな
る出力を積算する積算レジスタと、ん巾変換回数のカウ
ンタと、積算レジスタの出力に基づく積算値Ｓを前記カ
ウンタの出力に基づくん小変換回数値Ｎで除算する回路
とを含み、前記除算回路の出力をＷ変換値とすることを
特徴とする、ん巾コンバータ回路。(1) Same as the period T of the noise component included in the converted signal,
A circuit for inputting a periodic pulse signal to be converted, an integration register for integrating the output obtained by width conversion of the signal to be converted every TA (where N is a positive integer), a counter for the number of width conversions, and an integration register. a circuit for dividing an integrated value S based on the output of the register by a small conversion value N based on the output of the counter, and the output of the division circuit is set as the W conversion value. .
する同期、４ルス信号を入力する回路と、被変換信号を
ＴＡ（ただし、Ｎは正の整数）ごとに線変換してなる出
力を自乗積算する積算レジスタと、ル巾変換回数のカウ
ンタと、積算レジスタの出力に基づく積算値Ｓを前記カ
ウンタの出力に基づ（ん小変換回数値Ｎで除算する回路
と、前記除算回路の出力に基づく除算値を開平する回路
とを含み、前記開平回路の出力を〜勺変換値とすること
を特徴とする、ル巾コンバータ回路。(2) A circuit that inputs a synchronization signal that synchronizes with the period T of the noise component included in the converted signal, and a circuit that inputs a 4-pulse signal, and an output that is obtained by linearly converting the converted signal every TA (where N is a positive integer). a summation register for squaring and squaring , a counter for the number of width conversions, a circuit for dividing the summation value S based on the output of the summation register by the number of small conversions N based on the output of the counter, and the division circuit. and a circuit for square-rooting a division value based on the output, and the output of the square-rooting circuit is set to a .about.x-converted value.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13573781A JPS5838028A (en) | 1981-08-28 | 1981-08-28 | Analog-to-digital converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13573781A JPS5838028A (en) | 1981-08-28 | 1981-08-28 | Analog-to-digital converter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5838028A true JPS5838028A (en) | 1983-03-05 |
Family
ID=15158686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13573781A Pending JPS5838028A (en) | 1981-08-28 | 1981-08-28 | Analog-to-digital converter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5838028A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6185935U (en) * | 1984-11-09 | 1986-06-05 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114653A (en) * | 1977-03-16 | 1978-10-06 | Yokogawa Hokushin Electric Corp | Analog operation unit |
-
1981
- 1981-08-28 JP JP13573781A patent/JPS5838028A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114653A (en) * | 1977-03-16 | 1978-10-06 | Yokogawa Hokushin Electric Corp | Analog operation unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6185935U (en) * | 1984-11-09 | 1986-06-05 |
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