JPS5835795A - メモリのデ−タ線プリチヤ−ジ回路 - Google Patents
メモリのデ−タ線プリチヤ−ジ回路Info
- Publication number
- JPS5835795A JPS5835795A JP56131542A JP13154281A JPS5835795A JP S5835795 A JPS5835795 A JP S5835795A JP 56131542 A JP56131542 A JP 56131542A JP 13154281 A JP13154281 A JP 13154281A JP S5835795 A JPS5835795 A JP S5835795A
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- JP
- Japan
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- transistor
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリのデータ１プリチャー−ジ回路、とくに
ダイナミック型ランダムアクセスメモリに適したチータ
ープリチャージ回路に関するものである。
ダイナミック型ランダムアクセスメモリに適したチータ
ープリチャージ回路に関するものである。
ダイナミック型ランダムアクセスメモリでは一般に、待
機時１対のデータｉｌをあらかじめ電源篭圧レベルにプ
リチャージし、動作時にこれに対応する記憶セルが選択
逼れると微小信号が１対のデータＩｗＫ現われ、これか
前置増幅器で増＋４される。
機時１対のデータｉｌをあらかじめ電源篭圧レベルにプ
リチャージし、動作時にこれに対応する記憶セルが選択
逼れると微小信号が１対のデータＩｗＫ現われ、これか
前置増幅器で増＋４される。
この信号は非常に振幅レベルか小もいためデータ線はで
きるだけバランス艮〈プリチャージしなければならない
。
きるだけバランス艮〈プリチャージしなければならない
。
たとえば１２１図に示す従来のデータ線プリチャージ回
路では、メモリ動作時に記憶セルから発生した微小信号
が前置増幅器１０で増感すれ、１対のデータ線のレベル
はＤＬがほぼｖｏ。レベルになり、Ｄ Ｌ％地ｆｉＧ
Ｎ Ｄレベルになる。ｄ記憶セルが待機状態になるとデ
ータ線プリチャージ信号φ１が高レベルになってＩＩ！
！縁ケートｔＪ電界効果トランジスタ（工ＧＩＦＩＴま
たはＭ工８ＦＩＣＴ ）Ｑ４ およびＱ５か導通し、両
データｌ！ＤＬおよびＤＬはトランジスタＱ４およびＱ
５ｋｍして短絡もれる。
路では、メモリ動作時に記憶セルから発生した微小信号
が前置増幅器１０で増感すれ、１対のデータ線のレベル
はＤＬがほぼｖｏ。レベルになり、Ｄ Ｌ％地ｆｉＧ
Ｎ Ｄレベルになる。ｄ記憶セルが待機状態になるとデ
ータ線プリチャージ信号φ１が高レベルになってＩＩ！
！縁ケートｔＪ電界効果トランジスタ（工ＧＩＦＩＴま
たはＭ工８ＦＩＣＴ ）Ｑ４ およびＱ５か導通し、両
データｌ！ＤＬおよびＤＬはトランジスタＱ４およびＱ
５ｋｍして短絡もれる。
次に昇圧信号φ３か高レベルとなって節漬Ｎ２かＩＩ―
電圧Ｖ。。以上に昇圧され、−またノリチャージイキ号
φｌのレベルも１［源電圧ｖ０゜レベル以上となり、１
対のデータ線ＤＬおよびＤＬかｖｏ。レベルところで１
ｌ１２図の動作図に示すようにデータ線ＤＬ＞！びＤＬ
Ｏｍ絡時には動点Ｎ２のレペｋｆ）１ｖｏａレベルとな
るので、トランジスタ。３を通しｔ−節点Ｎ３に電荷が
供給され１節点Ｍ３のレベルＦｉ１［ｌ！１ｌｉＩＩ圧
Ｖ。。からトランジスタ。３の闇値電圧を減じたｆ＃ｉ
ｖｏとなる。したかってメモリ動作特高レベルにめった
データーＤＬのレベルはこの普ｖ０より低くなることか
できず、また低レベルにアッタデータ＠ＤＬかこの値Ｖ
。のレベルに充１１賂れるまではデータ線対ＤＬおよび
ＤＬが短絡されない。これは、データ一対の短絡子なゎ
ちトランジスタＱ４およびＱ５の導通々同時にトランジ
スタＱ３によるプリチャージも行なっているためで６９
、これによってデータ線対の不充分な短絡およびプリチ
ャージレベルのアンバランスを生ずる可舵性かめる。こ
のようなアンバランスかメルと、記憶セル力為選択もれ
たとき七の配憶内容ｔｖ４って読み取る恐れか生ずる。
電圧Ｖ。。以上に昇圧され、−またノリチャージイキ号
φｌのレベルも１［源電圧ｖ０゜レベル以上となり、１
対のデータ線ＤＬおよびＤＬかｖｏ。レベルところで１
ｌ１２図の動作図に示すようにデータ線ＤＬ＞！びＤＬ
Ｏｍ絡時には動点Ｎ２のレペｋｆ）１ｖｏａレベルとな
るので、トランジスタ。３を通しｔ−節点Ｎ３に電荷が
供給され１節点Ｍ３のレベルＦｉ１［ｌ！１ｌｉＩＩ圧
Ｖ。。からトランジスタ。３の闇値電圧を減じたｆ＃ｉ
ｖｏとなる。したかってメモリ動作特高レベルにめった
データーＤＬのレベルはこの普ｖ０より低くなることか
できず、また低レベルにアッタデータ＠ＤＬかこの値Ｖ
。のレベルに充１１賂れるまではデータ線対ＤＬおよび
ＤＬが短絡されない。これは、データ一対の短絡子なゎ
ちトランジスタＱ４およびＱ５の導通々同時にトランジ
スタＱ３によるプリチャージも行なっているためで６９
、これによってデータ線対の不充分な短絡およびプリチ
ャージレベルのアンバランスを生ずる可舵性かめる。こ
のようなアンバランスかメルと、記憶セル力為選択もれ
たとき七の配憶内容ｔｖ４って読み取る恐れか生ずる。
本発声蝉ｃ、ｏよ−５り（氷炊貞、９久鼻、１房、消し
、データ線のプリチャージをバランス艮〈行なって安定
なメモリ動作を行なうことのできるメモリのデータ線プ
リチャージ回路を提供することを目的とする。
、データ線のプリチャージをバランス艮〈行なって安定
なメモリ動作を行なうことのできるメモリのデータ線プ
リチャージ回路を提供することを目的とする。
この目的は本発明によれば、デ・−夕線のプリチャージ
開始時にまずデータ線対の短絡を行ない、次にデータ一
対の電源電圧へのプリチャージを行なうようにすること
、丁なわちデータ線対の知略動作とプ慕）チャージ動作
とを分離することによって達成される。
開始時にまずデータ線対の短絡を行ない、次にデータ一
対の電源電圧へのプリチャージを行なうようにすること
、丁なわちデータ線対の知略動作とプ慕）チャージ動作
とを分離することによって達成される。
第３図は本発明によるメモリのデータ線プリチャージ回
路の実施例を示す回路図−であり、第１図の回路と同じ
要素は同じ参照符号で足場れている。
路の実施例を示す回路図−であり、第１図の回路と同じ
要素は同じ参照符号で足場れている。
この回路では前置増幅器ｌＯに接Ｉｆｔされた１対のデ
ータ＠ＤＬおよびＤＬを短絡するＭＩ８）ランジスタＱ
４とＣｔ５Ｃ）間の節、４Ｎ３ｔｒＭＩｉ３）５ｙジス
タＱ３のソース・ドレーン１１！ｉｔ介して直流−゛源
ｖ０゜Ｋ接続され、またＭＩＤ）ランジスタＱｌｌｆ）
７− Ｘ ＋・ドレーン路を介して接地されてい□る
。
ータ＠ＤＬおよびＤＬを短絡するＭＩ８）ランジスタＱ
４とＣｔ５Ｃ）間の節、４Ｎ３ｔｒＭＩｉ３）５ｙジス
タＱ３のソース・ドレーン１１！ｉｔ介して直流−゛源
ｖ０゜Ｋ接続され、またＭＩＤ）ランジスタＱｌｌｆ）
７− Ｘ ＋・ドレーン路を介して接地されてい□る
。
トランジスタ１１のゲート電極は’ｉｍｉｔｉｍ号φ５
に接続もれ５る。なお後述するように節点Ｎ３からトラ
ンジスタＱｌｌを経て地気圧到る経路はなくてもよＩｎ
０）ランジスタ。３のゲートＩ！極はブートストラップ
容ｉ！’ａ ２を介して昇圧信号φ３に接続サレ、また
直列接続されたＭよりトランジスタＱ９とＱ１０の間の
節点Ｎ２にも接続ちれている。
に接続もれ５る。なお後述するように節点Ｎ３からトラ
ンジスタＱｌｌを経て地気圧到る経路はなくてもよＩｎ
０）ランジスタ。３のゲートＩ！極はブートストラップ
容ｉ！’ａ ２を介して昇圧信号φ３に接続サレ、また
直列接続されたＭよりトランジスタＱ９とＱ１０の間の
節点Ｎ２にも接続ちれている。
トランジスタＱ９のソースは入力信号−４に接続もれ、
トランジスタＧＬＩＯのドレーンは接地もれ、七のゲー
ト璽葎には制御信号φ２が接続される。
トランジスタＧＬＩＯのドレーンは接地もれ、七のゲー
ト璽葎には制御信号φ２が接続される。
トランジスタＱ９のゲート−極ｋ１４はＭＩ日トランジ
スタＱＢのノース・ドレーン路を介して、電源電圧Ｖ。
スタＱＢのノース・ドレーン路を介して、電源電圧Ｖ。
。と地気との間に直列接続されたＭ１１３トランジスタ
Ｑ６およびｑ７の接続点Ｎ５ｔｃ接続されている６、ト
ランジスタ。６のゲート電極には制御信号φ２が、トラ
ンジスタ。７のゲートＩ［極には昇圧信号φ３が接続δ
れる。またトランジスタＱＢのゲート電極は電源電圧Ｖ
。０に接＃ｊｌもれている。
Ｑ６およびｑ７の接続点Ｎ５ｔｃ接続されている６、ト
ランジスタ。６のゲート電極には制御信号φ２が、トラ
ンジスタ。７のゲートＩ［極には昇圧信号φ３が接続δ
れる。またトランジスタＱＢのゲート電極は電源電圧Ｖ
。０に接＃ｊｌもれている。
次に第４図の動作図を＃＃照して第３図の回路の動作に
貌明する０まずメモリ動作時において、節点Ｎ４は制御
信号φ２が高レベルでめるので電源１１圧Ｖ。。からト
ランジスタｑ６の閾値電圧Ｖｔｈｔ”減じたレベルに充
電されている。同じくトランジスタＱ１０１ｌｒ＋！＋
レベルの匍１ｍ信号φ２によって尋通し、節点Ｎ２ｉ地
気レベルとし、これによってプｌＪ＋−？−ジトランジ
スタｑ３は非―追となる。この状態で記憶セル（図示せ
ず）が選択されるとデータ一対ＤＬおよびＤＬ上の微小
信号を前置増幅器ｌＯで読み取り、一方のデータ聴ＤＬ
が高し−く、ルに、他方のデータ？ＩＩＩＤＬが低レベ
ルＩ／ｃなる。
貌明する０まずメモリ動作時において、節点Ｎ４は制御
信号φ２が高レベルでめるので電源１１圧Ｖ。。からト
ランジスタｑ６の閾値電圧Ｖｔｈｔ”減じたレベルに充
電されている。同じくトランジスタＱ１０１ｌｒ＋！＋
レベルの匍１ｍ信号φ２によって尋通し、節点Ｎ２ｉ地
気レベルとし、これによってプｌＪ＋−？−ジトランジ
スタｑ３は非―追となる。この状態で記憶セル（図示せ
ず）が選択されるとデータ一対ＤＬおよびＤＬ上の微小
信号を前置増幅器ｌＯで読み取り、一方のデータ聴ＤＬ
が高し−く、ルに、他方のデータ？ＩＩＩＤＬが低レベ
ルＩ／ｃなる。
次にプリチャージ１１号φｌがＶ。。レベルになるとト
ランジスタＱ４およびｑ５が導通し、こｔｌらを通して
データ線対ＤＬおよびＤＬが短絡さ１しる。
ランジスタＱ４およびｑ５が導通し、こｔｌらを通して
データ線対ＤＬおよびＤＬが短絡さ１しる。
このときプリチャージトランジスタＱ３はまだ非導通状
１１ｔ−維持しているのでこれ’ｔｊ１１１；ｂ節点１
３への電荷の供１Ｉｉｉは行なわれない。したがってこ
れまで高レベル状ＭＡｔこめっだデータ１１１ＩＩＩＤ
Ｌも、第４図に点Ｍ５０で示すように１十分低いレベル
に低下することができるので、データ一対ＤＬおよびＤ
Ｌの短絡が迅速に行なわれる。
１１ｔ−維持しているのでこれ’ｔｊ１１１；ｂ節点１
３への電荷の供１Ｉｉｉは行なわれない。したがってこ
れまで高レベル状ＭＡｔこめっだデータ１１１ＩＩＩＤ
Ｌも、第４図に点Ｍ５０で示すように１十分低いレベル
に低下することができるので、データ一対ＤＬおよびＤ
Ｌの短絡が迅速に行なわれる。
ところで図示の実施例では節点Ｍ３がトランジスタＱｌ
ｌｔ−介して接地されている。プリチャージ開始時にこ
のトランジスタａｌｌは高レベルの制御信号φ５によっ
て付勢場れ、それまで高レベルにあったデータＭＤＬの
電荷はトランジスタＣＬＩＩｔ通逼して地気に放電場れ
る。この場合は、ｔＪ１４図に実ｆｉ＋５２で示すよう
に、データ線対ＤＬおよびＤＬの短絡動作がさらに効果
的に行なわれる。
ｌｔ−介して接地されている。プリチャージ開始時にこ
のトランジスタａｌｌは高レベルの制御信号φ５によっ
て付勢場れ、それまで高レベルにあったデータＭＤＬの
電荷はトランジスタＣＬＩＩｔ通逼して地気に放電場れ
る。この場合は、ｔＪ１４図に実ｆｉ＋５２で示すよう
に、データ線対ＤＬおよびＤＬの短絡動作がさらに効果
的に行なわれる。
このようなデータ線対ＤＬおよびＤＬの短絡が行なわれ
たのち、入力信号φ４が高レベルとな９、この人力信号
φ４の供給されるトランジスタＱ９のドレーン電極とト
ランジスタＱ９のゲート電極丁なわち節点Ｍ４との容量
結合によシ節点Ｎ４のレベルがさらに上昇する。これＫ
よって節点Ｎ２はＶ。。レベルに充電される。次に入力
信号φ４の立上りより少し遅れて昇圧信号φ３が立ち上
がる −と、ｍ点Ｎ２０レベルはブートストラップ容
量０２によって電源１圧Ｖ。。以ｉ−に昇圧される。こ
ｔ’ＬＫよってプリチャージトランジスタＱ３が導通し
、丁でに４通しているトランジスタＱ４およびＱ５を通
してデータ線対ＤＬおよびＤＬはｖｏ。レベルにプリチ
ャージされる。
たのち、入力信号φ４が高レベルとな９、この人力信号
φ４の供給されるトランジスタＱ９のドレーン電極とト
ランジスタＱ９のゲート電極丁なわち節点Ｍ４との容量
結合によシ節点Ｎ４のレベルがさらに上昇する。これＫ
よって節点Ｎ２はＶ。。レベルに充電される。次に入力
信号φ４の立上りより少し遅れて昇圧信号φ３が立ち上
がる −と、ｍ点Ｎ２０レベルはブートストラップ容
量０２によって電源１圧Ｖ。。以ｉ−に昇圧される。こ
ｔ’ＬＫよってプリチャージトランジスタＱ３が導通し
、丁でに４通しているトランジスタＱ４およびＱ５を通
してデータ線対ＤＬおよびＤＬはｖｏ。レベルにプリチ
ャージされる。
本発明によればこの上うに、デ・−夕線のプリチャージ
を開始する前にプリチャージトランジスタＱ３會非導通
とし、さらに好ましくは節・点Ｎ３會地気レベルどして
データ線対ＤＬおよびＤＬの知絡會運やかに行ない、後
のプリチャージが艮好なバランスにて行なわれる。した
がって後のメモリ動作において記憶セルが選択されたと
きの微小信号を正しく読み取ることができる。
を開始する前にプリチャージトランジスタＱ３會非導通
とし、さらに好ましくは節・点Ｎ３會地気レベルどして
データ線対ＤＬおよびＤＬの知絡會運やかに行ない、後
のプリチャージが艮好なバランスにて行なわれる。した
がって後のメモリ動作において記憶セルが選択されたと
きの微小信号を正しく読み取ることができる。
、第１図は従来のデータ線プリチャージ回鮎１ｒボ丁回
路図、 ｉ！２図は第１図の回路の動作を説明するための動作波
形図、 １１３図は本発明によるデータ紐プリチャージ回銘を示
す回路図、 ｍ４図Ｆｓ第３図に示す回路の動作を説明するための動
作波形図である。 Ｑ ３・＝ｍ１ｔ）Ｍ Ｉ ８ ）９ｙジｘｐ、Ｑ４．
ｌ；Ｌ５・・・１対のＭＩ日トランジスタ、Ｑ１０・・
・１１２のＭよりトランジスタ、ｑｌｌ・・・１１３の
ＭＩ日トランジスタ、０２・・・プートストラップ容量
、φ１・・・プリチャージ信号、φ２・・・制御信号、
φ３・・・昇圧信号、φ４・・・入力信号、φ５・・・
制御信号。 第 ｌ 図 第２１￥ｌ −ＯＦ’６’Ｉ 第 ４ 図
路図、 ｉ！２図は第１図の回路の動作を説明するための動作波
形図、 １１３図は本発明によるデータ紐プリチャージ回銘を示
す回路図、 ｍ４図Ｆｓ第３図に示す回路の動作を説明するための動
作波形図である。 Ｑ ３・＝ｍ１ｔ）Ｍ Ｉ ８ ）９ｙジｘｐ、Ｑ４．
ｌ；Ｌ５・・・１対のＭＩ日トランジスタ、Ｑ１０・・
・１１２のＭよりトランジスタ、ｑｌｌ・・・１１３の
ＭＩ日トランジスタ、０２・・・プートストラップ容量
、φ１・・・プリチャージ信号、φ２・・・制御信号、
φ３・・・昇圧信号、φ４・・・入力信号、φ５・・・
制御信号。 第 ｌ 図 第２１￥ｌ −ＯＦ’６’Ｉ 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、記憶セルに接続された１対のデータ耐の間に直列に
接続もれた１対のＭ１Ｂトランジスタと。 該１対のＭＩＳ ）ランジスタの相互接続点會一方の基
準電位源に接続する第１のＭ工Ｓトランジスタとを含む
メモリのデータ線プリチャージ回路において、該プリチ
ャージ回路は、ｆｉＬｌのＭＩ日トランジスタの制徂１
端子を他方の基準電位源に接続する第２のＭ工８トラン
ジスタと。 ＋１！２０Ｍ工８トランジスタ會導通させてＩ！１のＭ
工８トランジスタを透照したのち前記ｌ幻のＭＩＳ ）
ランジスタを導通して１対のデータＩｗｔ−短絡し、次
に第１のＭＩｆｌ）ランジスタ會導通さゼて前記１対の
Ｍ工８トランジスタ管通して該１対のデータｍｔ−プリ
チャージする１Ｎ１１１手段を含むことに％徴とするメ
モリのデータープリチャージ回路。 ２、 ９許請求の範囲＄１項１載のプリチャージ回路に
おいて、該ブリ、チャージ回路に、前記相互“接続点を
他方の基準電位源に接続する１１３のＭＩ日トランジス
タを含み、前記制御手段−ｔＸ第１のＭよりトランジス
タｔ−！ｌ断するときに第３のＭＩ８トランジスタを導
通さぜるＣとｔ−Ｗ徴とするメモリのデータープリチャ
ージ回路。 ３、特１１１！Ｆ請求の範囲第１項または第２項記載の
プリチャージ回路において、前記制御手段は、ｔｐｌの
ＭＩＳ）ランジスタの制４［ｌ端子に接続され第１のＭ
工８トランジスタを急速に導逸さぜるための昇圧回路を
含むことを特徴とするメモリのデータ線プリチャージ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131542A JPS5835795A (ja) | 1981-08-24 | 1981-08-24 | メモリのデ−タ線プリチヤ−ジ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131542A JPS5835795A (ja) | 1981-08-24 | 1981-08-24 | メモリのデ−タ線プリチヤ−ジ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835795A true JPS5835795A (ja) | 1983-03-02 |
Family
ID=15060506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131542A Pending JPS5835795A (ja) | 1981-08-24 | 1981-08-24 | メモリのデ−タ線プリチヤ−ジ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835795A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4780850A (en) * | 1986-10-31 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic random access memory |
| JPH03134894A (ja) * | 1989-10-19 | 1991-06-07 | Sharp Corp | 半導体記憶装置 |
| EP0662689A2 (en) * | 1994-01-11 | 1995-07-12 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
-
1981
- 1981-08-24 JP JP56131542A patent/JPS5835795A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4780850A (en) * | 1986-10-31 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic random access memory |
| JPH03134894A (ja) * | 1989-10-19 | 1991-06-07 | Sharp Corp | 半導体記憶装置 |
| EP0662689A2 (en) * | 1994-01-11 | 1995-07-12 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| EP0662689A3 (en) * | 1994-01-11 | 1995-11-22 | Oki Electric Ind Co Ltd | Semiconductor memory device. |
| US5566115A (en) * | 1994-01-11 | 1996-10-15 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US5652727A (en) * | 1994-01-11 | 1997-07-29 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| EP1043728A1 (en) * | 1994-01-11 | 2000-10-11 | Oki Electric Industry Company, Limited | Semiconductor memory device |
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