JPS583553B2 - Line signal generator - Google Patents

Description

【発明の詳細な説明】 本発明は電子計算機等であつかうデイジタルの図形情報
等を陰極線表示管ＣＲＴやＸＹレコーダやプリンタ等に
表示する場合に必要となる線分信号を発生する装置に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a device that generates line segment signals necessary for displaying digital graphic information used in electronic computers, etc. on cathode ray display tubes, CRTs, XY recorders, printers, etc. .

この種線分信号発生装置として特願昭５０−７１７１９
号が提案されている。Patent application No. 71719/1984 as this seed line signal generator
No. is proposed.

この装置は第１図に示すように表示しようとする線分の
直交成分情報△Ｘ，△Ｙはそれぞれレジスタ１１．１２
に外部より与えられ、これ等線分のベクトル成分情報△
Ｘ，△Ｙはそれぞれ対応する一対のデイジタルーアナロ
グ変換回路１３．１４によってアナログ電気信号に変換
され、これ等一対のアナログ電気信号はそれぞれ対応す
る乗算形デイジタルーアナログ変換回路１５．１６にお
いて、パルス列発生回路１７より発生される一定数のパ
ルスを計数する計数回路１８のデイジタル計数値とそれ
ぞれ乗算される。As shown in Fig. 1, this device stores orthogonal component information △X and △Y of the line segment to be displayed in registers 11 and 11, respectively.
given from the outside, vector component information of these isoline segments △
X, △Y are converted into analog electrical signals by a pair of corresponding digital-to-analog conversion circuits 13.14, and these pairs of analog electrical signals are converted into pulse trains by corresponding multiplication type digital-to-analog conversion circuits 15.16. Each is multiplied by a digital count value of a counting circuit 18 that counts a fixed number of pulses generated by the generating circuit 17.

従って一対の乗算形デイジタルーアナログ変換回路１５
．１６よりの各出力信号はそれぞれ前記△Ｘ，△Ｙの値
に比例し、かつ計数回路１７の計数値に対応して刻々と
増加する信号となり、ＣＲＴ等に線分△Ｘ，△Ｙを表示
する場合の偏向信号（位置制御信号）として使用するこ
とができる。Therefore, a pair of multiplicative digital-to-analog conversion circuits 15
．． Each output signal from 16 becomes a signal that is proportional to the value of △X, △Y, and increases every moment corresponding to the count value of the counting circuit 17, and displays line segments △X, △Y on a CRT etc. It can be used as a deflection signal (position control signal) when

この装置は計数回路１８の計数値を乗算形デイジタルー
アナログ変換回路１５．１６にてアナログ信号に変換さ
れる際の変換利得を変換回路１３．１４の出力にて制御
しているとも云える。It can also be said that this device controls the conversion gain when the count value of the counting circuit 18 is converted into an analog signal by the multiplication type digital-to-analog conversion circuit 15.16 using the output of the conversion circuit 13.14.

この第１図に示した装置においては発生する線分の長さ
、すなわち前記△Ｘ，△Ｙの値に大小にかかわらず一定
数のパルスをパルス列発生回路１７より計数回路１８へ
導びくものである。In the device shown in FIG. 1, a fixed number of pulses are guided from the pulse train generation circuit 17 to the counting circuit 18 regardless of the length of the generated line segment, that is, the values of ΔX and ΔY. be.

従って線分の長さによらず線分発生時間が一定となるた
め発生する線分の長さが短かい場合には長い線分を発生
する場合に比較して時間的に冗長になるという欠点があ
った。Therefore, the line segment generation time is constant regardless of the length of the line segment, so if the length of the generated line segment is short, the disadvantage is that it becomes redundant in terms of time compared to when a long line segment is generated. was there.

本発明は線分の長さにほぼ比例した時間で線分の発生を
可能とし、しかも簡易な回路構成で実現可能な線分信号
発生装置を提供するものである。The present invention provides a line segment signal generating device that can generate a line segment in a time approximately proportional to the length of the line segment and can be implemented with a simple circuit configuration.

この発明によればレジスタに置数された△Ｘ，△Ｙのア
ナログ変換出力を可変利得増幅回路にて増幅し、その△
Ｘ，△Ｙ中の大きい方の増幅出力が基準値になるように
両増幅回路の利得を一様に制御する。According to this invention, the analog conversion outputs of △X and △Y placed in the register are amplified by a variable gain amplifier circuit, and the △
The gains of both amplifier circuits are uniformly controlled so that the larger amplified output among X and ΔY becomes the reference value.

また△Ｘ，△Ｙの大きい方の数に応じたパルス数を乗算
形デイジクルーアナログ変換回路へ供給する。Further, the number of pulses corresponding to the larger number of ΔX and ΔY is supplied to the multiplication type daisi-crew analog conversion circuit.

第２図は本発明による線分信号発生装置の一例を示し、
第２図において２１．２２は外部より与えられる線分の
ベクトル成分情報△Ｘ，△Ｙをそれぞれ一時記憶する一
対のレジスタ、２３．２４はデイジタルーアナログ変換
回路であり、レジスタ２１．２２に置数された△Ｘ，△
Ｙの値をアナログ電気信号に変換する。FIG. 2 shows an example of a line segment signal generating device according to the present invention,
In FIG. 2, 21.22 is a pair of registers that temporarily store line segment vector component information △X, △Y given from the outside, and 23.24 is a digital-to-analog conversion circuit, which is placed in the registers 21.22. counted △X, △
Convert the value of Y to an analog electrical signal.

２５．２６は変換回路２３．２４よりの出力信号をそれ
ぞれ増幅する可変利得増幅回路である。25 and 26 are variable gain amplifier circuits that amplify the output signals from the conversion circuits 23 and 24, respectively.

２７．２８はそれぞれ増幅回路２５．２６よりの出力信
号と計数回路３２の計数値との乗算を行ない結果をアナ
ログ電気信号として出力する乗算形デイジタルーアナロ
グ変換回路である。Numerals 27 and 28 are multiplying type digital-to-analog conversion circuits that multiply the output signals from the amplifier circuits 25 and 26 by the count value of the counting circuit 32, respectively, and output the results as analog electrical signals.

３０は可変利得増幅回路２５，２６よりの各出力信号の
うちから前記△Ｘ，△Ｙの値の大なる方に対応するもの
を選択する選択回路である。Reference numeral 30 denotes a selection circuit that selects the signal corresponding to the larger value of ΔX and ΔY from among the output signals from the variable gain amplifier circuits 25 and 26.

２９は選択回路３０によって選択された増幅回路２５．
２６の一出力と、レジスタ２１，２２に置数され得る最
大値に相当するようにあらかじめ設定された基準信号ｖ
Ｒとの差を検出して一対の増幅回路２５．２６のそれぞ
れへ利得制御信号として導ひく差分検出回路である。29 is an amplifier circuit 25 .29 selected by the selection circuit 30 .
26 and a reference signal v preset to correspond to the maximum value that can be placed in the registers 21 and 22.
This is a difference detection circuit that detects the difference between R and R and guides it as a gain control signal to each of the pair of amplifier circuits 25 and 26.

３１は前記△Ｘ，△Ｙの犬なる方の値に相当する数のパ
ルスを発生するパルス列発生回路である。31 is a pulse train generating circuit that generates a number of pulses corresponding to the dog value of ΔX and ΔY.

３２はパルス列発生回路３１よりの出力パルス数を逐次
計数する計数回路である。32 is a counting circuit that sequentially counts the number of output pulses from the pulse train generating circuit 31.

レジスタ２１．２２にはそれぞれ発生する線分のベクト
ル成分情報△Ｘ，△Ｙが置数され、また計数回路３２は
初期状態としてクリアされている，ものとする。It is assumed that vector component information ΔX and ΔY of the generated line segments are stored in the registers 21 and 22, respectively, and that the counting circuit 32 is cleared as an initial state.

デイジタルーアナログ変換回路２３，２４はそれぞれ対
応するレジスタ２１．２２に置数されている△Ｘ，△Ｙ
の値をアナログ電気信号に変換して可変利得増幅回路２
５，２６に導びく。The digital-to-analog conversion circuits 23 and 24 have numbers △X and △Y placed in the corresponding registers 21 and 22, respectively.
variable gain amplifier circuit 2 by converting the value of into an analog electrical signal.
Leads to 5,26.

増幅回路２５．２６の各出力信号のうち、△Ｘ，△Ｙの
犬なる方に対応する信号が選択回路３０によって選択さ
れ、その選択出力は差分検出回路２９において基準信号
ｖＲとの差分が検出される。Among the output signals of the amplifier circuits 25 and 26, the signal corresponding to the dog of △X and △Y is selected by the selection circuit 30, and the difference between the selected output and the reference signal vR is detected by the difference detection circuit 29. be done.

その検出された差分信号は増幅回路２５．２６へ利得制
御信号として導ひかれる。The detected difference signal is guided to the amplifier circuits 25, 26 as a gain control signal.

この結果、△Ｘ，△Ｙの犬なる方に対応する増幅回路の
入力信号はその増幅回路の出力信号が基準信号■Ｒと一
致するまで増幅される。As a result, the input signal of the amplifier circuit corresponding to the dog of ΔX and ΔY is amplified until the output signal of the amplifier circuit matches the reference signal ■R.

この時、他方の増幅回路の入力信号も同一の増幅利得で
増幅される。At this time, the input signal of the other amplifier circuit is also amplified with the same amplification gain.

従って増幅回路２５．２６の各出力信号の比率は△Ｘ，
△Ｙの大きさの比率と同じ比率を保持している。Therefore, the ratio of each output signal of the amplifier circuits 25 and 26 is △X,
The same ratio as the size ratio of ΔY is maintained.

その後、パルス発生回路３１は△Ｘ，△Ｙの犬なる方の
値に相当する数のパルスを発生し、計数回路３２はその
パルスの数を刻々計数する乗算形デイジタルーアナログ
変換回路２７．２８においては、計数回路３２における
計数値とそれぞれ対応する増幅回路２５．２６よりの各
出力信号との乗算を行ない結果をアナログ電気信号とし
て出力する。Thereafter, the pulse generating circuit 31 generates a number of pulses corresponding to the dog value of △X and △Y, and the counting circuit 32 counts the number of pulses every moment. , the count value in the counting circuit 32 is multiplied by each output signal from the corresponding amplifier circuit 25, 26, and the result is output as an analog electrical signal.

したがって、第２図における乗算形デイジタルーアナロ
グ変換回路２７．２８よりの出力信号はそれぞれ初めに
置数された△Ｘ，△Ｙの値に比例し、かつ計数回路３２
の計数値に対応して刻々と増大する。Therefore, the output signals from the multiplicative digital-to-analog conversion circuits 27 and 28 in FIG.
It increases every moment corresponding to the count value.

したがって回路２７．２８よりの出力信号をＣＲＴやＸ
Ｙレコーダ等のＸ，Ｙ各偏向回路へ導ひくことにより前
記線分△Ｘ，△Ｙを表示するための偏向信号として用い
ることが可能となる。Therefore, the output signals from circuits 27 and 28 can be transferred to CRT or
By guiding the signal to X and Y deflection circuits such as a Y recorder, it becomes possible to use it as a deflection signal for displaying the line segments ΔX and ΔY.

しかも△Ｘ，△Ｙが小さければ、即ち表示しようとする
線分が短かければ、最大表示の場合と同程度の増幅出力
になるまで増幅し、かわりにパルス発生列回路３１の発
生パルス数を減少している。Moreover, if △X and △Y are small, that is, if the line segment to be displayed is short, the amplification output is amplified to the same level as in the case of maximum display, and the number of pulses generated by the pulse generation train circuit 31 is increased instead. is decreasing.

よって線分信号を得るのに要する時間、即ち線分発生時
間はパルス列発生回路３１より出力されるパルス数にほ
ぼ対応しており、線分の長さにほぼ比例した時間となる
。Therefore, the time required to obtain a line segment signal, that is, the line segment generation time, approximately corresponds to the number of pulses output from the pulse train generation circuit 31, and is approximately proportional to the length of the line segment.

なお第２図において選択回路３０、パルス列発生回路３
１の具体的構成を第３図を参照して簡単に述べる。In addition, in FIG. 2, the selection circuit 30 and the pulse train generation circuit 3
The specific configuration of 1 will be briefly described with reference to FIG.

レジスタ２１，２２の各△Ｘ，△Ｙはデイジタル比較回
路３４で大小が比較され、これより△Ｘ＞△Ｙなら“１
”が出力され、△Ｘく△Ｙなら“０”が出力される。Each of △X and △Y in the registers 21 and 22 is compared in size by a digital comparison circuit 34, and from this, if △X>△Y, it is “1”.
” is output, and if △X - △Y, “0” is output.

この出力にて選択回路３０が制御され、選択回路３０で
はその制御入力が“１”なら増幅回路２５の出力が、゛
０”なら増幅回路２６の出力がそれぞれ選択される。This output controls the selection circuit 30, and in the selection circuit 30, if the control input is "1", the output of the amplifier circuit 25 is selected, and if the control input is "0", the output of the amplifier circuit 26 is selected.

また、比較回路３４の出力はアンド回路３５に供給され
ると共に反転出力がアンド回路３６へ供給され、これ等
アンド回路３５．３６にはレジスタ２１，２２の△Ｘ，
△Ｙがそれぞれ供給される。Further, the output of the comparator circuit 34 is supplied to an AND circuit 35, and the inverted output is supplied to an AND circuit 36.
ΔY is supplied respectively.

アンド回路３５，３６の出力はオア回路３７を通じてダ
ウンカウンタ３８に設定される。The outputs of the AND circuits 35 and 36 are set to a down counter 38 through an OR circuit 37.

つまり△Ｘ＞△Ｙならば回路３５を通じて△Ｘがカウン
タ３８に設定させ、△Ｘく△Ｙなら、回路３６を通じて
△Ｙがカウンタ３８に設定される。That is, if ΔX>ΔY, ΔX is set in the counter 38 through the circuit 35, and if ΔX>ΔY, ΔY is set in the counter 38 through the circuit 36.

カウンタ３８のその設定値はクロツク端子３９からのク
ロツクパルスがゲート４１を通じてカウンタ３８に与え
られるごとにカウントダウンされ、カウンタ３８の内容
がゼロになるとゲート４１が閉じて計数動作が停止され
る。The set value of the counter 38 is counted down every time a clock pulse from the clock terminal 39 is applied to the counter 38 through the gate 41, and when the contents of the counter 38 reach zero, the gate 41 is closed and the counting operation is stopped.

従ってゲート４１を通過するパルス数は△Ｘ，△Ｙ中の
大きい数と同一であり、これがパルス列発生回路３１の
出力として計数回路３２へ供給される。Therefore, the number of pulses passing through the gate 41 is the same as the larger number among ΔX and ΔY, and is supplied to the counting circuit 32 as the output of the pulse train generating circuit 31.

第２図の例ではレジスタ２１．２２に置数できる数の最
小値と最大値との範囲に応じて増幅回路２５，２６の利
得制御範囲を設定する必要があるため、その範囲を広く
するには限度がある。In the example of FIG. 2, it is necessary to set the gain control range of the amplifier circuits 25 and 26 according to the range between the minimum and maximum values that can be placed in the registers 21 and 22, has a limit.

よってこの問題を解決するには例えば第４図に第２図と
対応する部分に同一符号を付けて示すように、レジスタ
２１．２２をシフトレジスタとして構成し、その中の△
Ｘ，ΔＹを、シフト制御回路３３にて一様にシフトし、
その最高位ビットが対応レジスタの最大桁位置２１．ａ
又は２２ａに達するとそのシフト動作を停止する。Therefore, in order to solve this problem, for example, registers 21 and 22 are configured as shift registers, as shown in FIG. 4 with the same reference numerals assigned to parts corresponding to those in FIG.
Shift X and ΔY uniformly by the shift control circuit 33,
The highest bit is the maximum digit position 21 of the corresponding register. a
or 22a, the shift operation is stopped.

このような制御は例えば第５図に示すようにして行なう
ことができる。Such control can be performed, for example, as shown in FIG.

即ちシフトレジスタ２１．２２の各最大桁位置２１ａ，
２２ａの出力はオワ回路４４を通じてその反転信号とし
てアンドゲート４５へ供給される。That is, each maximum digit position 21a of the shift register 21, 22,
The output of 22a is supplied to an AND gate 45 through an OVER circuit 44 as its inverted signal.

よってシフトレジスタ２１ａ，２２ａの伺れにも“１”
が位置してない場合は、端子４６からクロックパルスが
ゲート４５を通過し、そのパルスによりシフトレジスタ
２１．２２はシフトされる。Therefore, the shift registers 21a and 22a also have "1".
is not located, a clock pulse from terminal 46 passes through gate 45, and the shift register 21,22 is shifted by that pulse.

レジスタ２１．２２の最大桁位置２１ａ，２２ａの何れ
かに”１”が来ると、ゲート４５が閉じてシフト動作が
停止する。When "1" arrives at either the maximum digit position 21a or 22a of the register 21 or 22, the gate 45 closes and the shift operation is stopped.

このようにレジスタ２１，２２内の△Ｘ，△Ｙの大きい
方の値を、レジスタ２１．２２に設定できる最大桁にな
るまで共に何倍かし、これ等レジスタ２１．２２の内容
をデイジタルーアナログ変換回路２３．２４にて変換す
る。In this way, the larger values of △X and △Y in registers 21 and 22 are multiplied together until they reach the maximum digit that can be set in registers 21 and 22, and the contents of these registers 21 and 22 are digitally encoded. Conversion is performed by analog conversion circuits 23 and 24.

よって増幅回路２５．２６における利得制御範囲は、シ
フトレジスタ２１，２２に置数できる最大桁の数の変化
できる範囲でよく、その構成が簡単になる。Therefore, the gain control range in the amplifier circuits 25 and 26 may be a range in which the maximum number of digits that can be placed in the shift registers 21 and 22 can be changed, and the configuration thereof is simplified.

その他の制御は第２図の場合と同様にすればよい。Other controls may be performed in the same manner as in the case of FIG.

以上説明したように、本発明の線分信号発生装置によれ
ば第１図に示した線分信号発生装置と比較して、線分発
生時間を発生する線分の長さに対応して短縮することが
可能であり、しかも比較的簡易な回路構成で実現できる
。As explained above, according to the line segment signal generator of the present invention, the line segment generation time is shortened in accordance with the length of the line segment that is generated, compared to the line segment signal generator shown in FIG. Moreover, it can be realized with a relatively simple circuit configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の線分信号発生装置を示すブロック図、第
２図は本発明による線分信号発生装置の一例を示すブロ
ック図、第３図はその選択回路３０及びパルス列発生回
路の制御部分の具体例を示すブロック図，第４図はこの
発明による線分信号発生装置の他の例を示すブロック図
、第５図はそのシフト制御回路の具体例を示すブロック
図である。 ２１．２２・・・レジスタ、２３．２４・・・デイジタ
ルーアナログ変換回路、２５．２６・・・可変利得増幅
回路、２７．２８・・・乗算形デイジタルーアナログ変
換回路、２９・・・差分検出回路、３０・・・選択回路
、３１・・・パルス列発生回路、３２・・・計数回路、
３３・・・シフト制御回路。FIG. 1 is a block diagram showing a conventional line segment signal generation device, FIG. 2 is a block diagram showing an example of the line segment signal generation device according to the present invention, and FIG. 3 is a control portion of the selection circuit 30 and pulse train generation circuit. FIG. 4 is a block diagram showing another example of the line segment signal generating device according to the present invention, and FIG. 5 is a block diagram showing a specific example of the shift control circuit. 21.22...Register, 23.24...Digital-to-analog conversion circuit, 25.26...Variable gain amplifier circuit, 27.28...Multiplication type digital-to-analog conversion circuit, 29...Difference Detection circuit, 30... Selection circuit, 31... Pulse train generation circuit, 32... Counting circuit,
33...Shift control circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 外部より与えられる線分のベクトル成分情報△Ｘ，
△Ｙを一時記憶する一対のレジスタと、これ等一対のレ
ジスタに置数された△Ｘ，△Ｙの値をそれぞれアナログ
電気信号に変換する一対のデイジタルーアナログ変換回
路と、これ等一対の変換回路よりのアナログ電気信号を
増幅する一対の可変利得増幅回路と、これ等増幅出力を
それぞれアナログ入力信号とする一対の乗算形デイジタ
ルーアナログ変換回路と、前記一対の増幅回路よりの一
対の出力のうちから前記△Ｘ，△Ｙの値の大なる方に対
応する出力を選択する選択回路と、その選択回路により
選択された前記増幅回路よりの出力とあらかじめ設定さ
れた基準信号との差を検出して前記一対の増幅回路のそ
れぞれへ利得制御信号として供給する差分検出回路と、
前記△Ｘ，△Ｙの大なる方の値に相自する数のパルスを
計数して、前記一対の乗算形デイジタルーアナログ変換
回路へ供給する計数回路とを有し、前記一対の乗算形デ
イジタルーアナログ変換回路より前記△Ｘ，△Ｙに応じ
た線分信号を得ることを特徴とする線分信号発生装置。1 Vector component information of line segment given from outside △X,
A pair of registers that temporarily store △Y, a pair of digital-to-analog conversion circuits that convert the values of △X and △Y placed in these pair of registers into analog electrical signals, and these pairs of conversion circuits. a pair of variable gain amplifier circuits that amplify analog electrical signals from the circuit; a pair of multiplier digital-to-analog conversion circuits that use the amplified outputs of these circuits as analog input signals; and a pair of outputs from the pair of amplifier circuits. A selection circuit that selects the output corresponding to the larger value of △X and △Y, and detects the difference between the output from the amplifier circuit selected by the selection circuit and a preset reference signal. a difference detection circuit that supplies the signal as a gain control signal to each of the pair of amplifier circuits;
a counting circuit that counts a number of pulses corresponding to the larger value of ΔX and ΔY and supplies the counted pulses to the pair of multiplier digital-to-analog conversion circuits; A line segment signal generating device characterized in that a line segment signal corresponding to the ΔX and ΔY is obtained from a Tallu analog conversion circuit.