JPS5833865A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPS5833865A JPS5833865A JP56132513A JP13251381A JPS5833865A JP S5833865 A JPS5833865 A JP S5833865A JP 56132513 A JP56132513 A JP 56132513A JP 13251381 A JP13251381 A JP 13251381A JP S5833865 A JPS5833865 A JP S5833865A
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- insulating
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置及びその製造方法に関し、詳し
くは書き込み可能々読出し専用半導体記憶装置及びその
製造方法に係る。
くは書き込み可能々読出し専用半導体記憶装置及びその
製造方法に係る。
この種の半導体記憶装置であるＰＲＯＭ（Ｐｒｏｇｒａ
ｍｂｌｅＲ＠ａｄ伽ｔｙｈ贈ｑ）に拡ヒ為−ズ型や接合
破壊型尋が知られている。かかるＦＲＯＭは製造後、使
用目的に応じた内容に書き込んでおいて読出し専用とし
て用いるととができる。この書き込みには比較的大電流
を選択されたメモリセルに流し、ヒーーズの溶断又＃′
ｉｐｎ接合の破壊を生じさせるものであるから、温度上
昇が不可欠である。特に、ヒ為−ズ型の場合には、書き
込み時のヒエーズ溶断、酸化のためのヒ為−ズの周囲の
雰囲気及び状態が問題となる。
ｍｂｌｅＲ＠ａｄ伽ｔｙｈ贈ｑ）に拡ヒ為−ズ型や接合
破壊型尋が知られている。かかるＦＲＯＭは製造後、使
用目的に応じた内容に書き込んでおいて読出し専用とし
て用いるととができる。この書き込みには比較的大電流
を選択されたメモリセルに流し、ヒーーズの溶断又＃′
ｉｐｎ接合の破壊を生じさせるものであるから、温度上
昇が不可欠である。特に、ヒ為−ズ型の場合には、書き
込み時のヒエーズ溶断、酸化のためのヒ為−ズの周囲の
雰囲気及び状態が問題となる。
ところで、ヒ島−ズを有する書き込み可能なメモリセル
を備えたＦＲＯＭは通常第１図に示す構造となっている
。即ち、図中１はｐ型シリコン基板であシ、この基板Ｉ
Ｋはｎ十埋込み層２が設けられていると共に１コレクタ
領域としてのｎ型のシリコンエピタキシャル層３が形成
されている。このエピタキシャル層３にはｐ型のペース
領域４が設けられ、かつ同ペース領域４内にはｎ＋型の
エミッタ領域５が設けられている。前記エピタキシャル
層ｓ上には層間絶縁膜６が設けられ、かつとの絶縁膜６
上には一端を該絶縁膜６のコンタクトホール７１を介し
てエミッタ領域５と接続した多結晶シリコン配線８が設
けられている。その多結晶シリコン配線８はエミッタ配
線として機能すると共に、一部に幅の狭いヒーーズ９を
有する。また、この多結晶シリコン配線８の他端にはビ
ットラインとしてのＡ４配線１０が接続されている。前
記層間絶縁膜６上には該絶縁膜６のコンタクトホール７
３を介して前記ベース領域４と接続するペースＡｔ配＠
１１が設けられている。そして、全面に保睦絶縁層１２
が被覆されておシ、かつ多結晶シリコン配線８のヒーー
ズ９上の保護絶縁膜１２部分には窓ＩＪが開孔されてい
る。
を備えたＦＲＯＭは通常第１図に示す構造となっている
。即ち、図中１はｐ型シリコン基板であシ、この基板Ｉ
Ｋはｎ十埋込み層２が設けられていると共に１コレクタ
領域としてのｎ型のシリコンエピタキシャル層３が形成
されている。このエピタキシャル層３にはｐ型のペース
領域４が設けられ、かつ同ペース領域４内にはｎ＋型の
エミッタ領域５が設けられている。前記エピタキシャル
層ｓ上には層間絶縁膜６が設けられ、かつとの絶縁膜６
上には一端を該絶縁膜６のコンタクトホール７１を介し
てエミッタ領域５と接続した多結晶シリコン配線８が設
けられている。その多結晶シリコン配線８はエミッタ配
線として機能すると共に、一部に幅の狭いヒーーズ９を
有する。また、この多結晶シリコン配線８の他端にはビ
ットラインとしてのＡ４配線１０が接続されている。前
記層間絶縁膜６上には該絶縁膜６のコンタクトホール７
３を介して前記ベース領域４と接続するペースＡｔ配＠
１１が設けられている。そして、全面に保睦絶縁層１２
が被覆されておシ、かつ多結晶シリコン配線８のヒーー
ズ９上の保護絶縁膜１２部分には窓ＩＪが開孔されてい
る。
上述した構造のＰＲＯＭ において、眉間絶縁膜６上の
多結晶シリコン配線８に書き込み電流を流すと、発熱に
よってそのヒ為−ズ９が溶断して開放状態となる。との
時、ヒ為−ズ９の周囲の状態は第１図に示す如く保護絶
縁膜１２の窓１３によシ空気接触していたため、ヒ為−
ズ９の溶断及び溶断面の酸化が容易に起こるよう釦なっ
ている。しかしながら、第１図図示のヒ凰−ズ型ＦＲＯ
Ｍにおいて、プラスチックモールドでノクツケージ化す
ると、保護絶縁膜１２の窓１３が樹脂で塞がれてしまう
ため、書き込み詩゛でのヒλ−ズの溶断や酸化が容易に
進まず、書き込み動作の障害となると共に、書き込ｉｔ
したメモリセルが時間ととも再び導通してしまう欠点が
あっ九、このため、ヒ纂−ズ型のＰＲＯＭては主にセラ
ばツクでパッケージ化しているが、ノ臂ツケージに１！
するコストが無視できず、コストダウンの障害となって
いる。
多結晶シリコン配線８に書き込み電流を流すと、発熱に
よってそのヒ為−ズ９が溶断して開放状態となる。との
時、ヒ為−ズ９の周囲の状態は第１図に示す如く保護絶
縁膜１２の窓１３によシ空気接触していたため、ヒ為−
ズ９の溶断及び溶断面の酸化が容易に起こるよう釦なっ
ている。しかしながら、第１図図示のヒ凰−ズ型ＦＲＯ
Ｍにおいて、プラスチックモールドでノクツケージ化す
ると、保護絶縁膜１２の窓１３が樹脂で塞がれてしまう
ため、書き込み詩゛でのヒλ−ズの溶断や酸化が容易に
進まず、書き込み動作の障害となると共に、書き込ｉｔ
したメモリセルが時間ととも再び導通してしまう欠点が
あっ九、このため、ヒ纂−ズ型のＰＲＯＭては主にセラ
ばツクでパッケージ化しているが、ノ臂ツケージに１！
するコストが無視できず、コストダウンの障害となって
いる。
本発明は上記事情に鑑みなされたもので、書き込み歩留
シや信頼性の低下を招くことなく安価なプラスチックモ
ールドのパッケージ化ｔ ｍ用し得る半導体記憶装置並
びＫかかる半導体記憶装置を簡単に製造し得る方法を提
供しようとするものである。
シや信頼性の低下を招くことなく安価なプラスチックモ
ールドのパッケージ化ｔ ｍ用し得る半導体記憶装置並
びＫかかる半導体記憶装置を簡単に製造し得る方法を提
供しようとするものである。
以下、本発明を多結晶シリコンヒ為−ズ方式のＰＲＯＭ
Ｋ適用した例について製造方法を併記して説明する。
Ｋ適用した例について製造方法を併記して説明する。
実施例１
〔：〕まず、ｐ型シリコン基板２１にｎ十埋込み層２２
を形成し、更にｎ型のシリコンエピタキシャル層２３を
成長させた後、エピタキシャル層２３上にＣＶＤ −５
ｉｎ２膜２４を堆積させた。
を形成し、更にｎ型のシリコンエピタキシャル層２３を
成長させた後、エピタキシャル層２３上にＣＶＤ −５
ｉｎ２膜２４を堆積させた。
つづいて、ＣＶＤ −８１０２膜２４１ｉ−通してシリ
コンエピタキシャル層２３にｐ型不純物、例えばがロン
をイオン注入し、活性化処理してｐ型ベース領域２５を
形成した。ひきつづき、αＤ−８１０゜ＭＢ２にエミッ
タ開孔窓２６１を形成し、この開孔窓２６１を通してｎ
型不純物、例えば砒素を拡散してベース領域２６内にｎ
＋型のエミッタ領域２７を形成した（第２図（、）図示
）。
コンエピタキシャル層２３にｐ型不純物、例えばがロン
をイオン注入し、活性化処理してｐ型ベース領域２５を
形成した。ひきつづき、αＤ−８１０゜ＭＢ２にエミッ
タ開孔窓２６１を形成し、この開孔窓２６１を通してｎ
型不純物、例えば砒素を拡散してベース領域２６内にｎ
＋型のエミッタ領域２７を形成した（第２図（、）図示
）。
〔１１〕次いで、全面に多結晶シリコン層を堆積し、こ
れをフォトエツチング技術によＪ） Ａターニングして
一端が開孔窓２６１を介してエミッタ領域Ｊ７に接続し
、他端がＣＶＤ−８１０２膜２４上に延出すると共に幅
の狭いヒ島−ズ２８ｆ：有する多結晶シリコン配線２＃
を形成した。つづいて、ペース開孔窓２６雪を形成した
後、全面にＡｔ膜を真空蒸着し、これを／譬ターニン、
グして開孔窓２６３を介してペース領域２５に接続する
べ一スムＬ配線ＳＯ１並びに多結晶シリコン配線２９の
他端部に接続するビットラインとしてのＡｔ配線１１を
形成した。ひきつづき、全面に保護絶縁層としてのリン
添加ガラス膜（ＰＳＧ膜）ＩＪを堆積した後、多結晶シ
リコン配線２９のビーーズ２８上方のＰＳＧ膜３膜部２
部分択的にエツチング除去して第１の開孔３２ｆ形成し
た（第２図（ｂ）図示）。
れをフォトエツチング技術によＪ） Ａターニングして
一端が開孔窓２６１を介してエミッタ領域Ｊ７に接続し
、他端がＣＶＤ−８１０２膜２４上に延出すると共に幅
の狭いヒ島−ズ２８ｆ：有する多結晶シリコン配線２＃
を形成した。つづいて、ペース開孔窓２６雪を形成した
後、全面にＡｔ膜を真空蒸着し、これを／譬ターニン、
グして開孔窓２６３を介してペース領域２５に接続する
べ一スムＬ配線ＳＯ１並びに多結晶シリコン配線２９の
他端部に接続するビットラインとしてのＡｔ配線１１を
形成した。ひきつづき、全面に保護絶縁層としてのリン
添加ガラス膜（ＰＳＧ膜）ＩＪを堆積した後、多結晶シ
リコン配線２９のビーーズ２８上方のＰＳＧ膜３膜部２
部分択的にエツチング除去して第１の開孔３２ｆ形成し
た（第２図（ｂ）図示）。
１３次いで、全面に第１の薄膜、例えばスピンオングラ
ス膜を第１の開孔３３が埋まるように被覆し九後、これ
をバター二／グして第１の開孔３Ｊ周辺にスピンオング
ラス膜ｊ４’ｉ残存させた。つづいて、全面に第２の薄
膜、例えば耐熱性有機高分子膜３５を被覆し、第１の開
孔ｓｓＫ対応する高分子膜５ｓｙｃ該開孔Ｓ３より小径
、例えば１０μｍ×１０μｍ角の第２の開孔３６を形成
した（第２図（、）図示）。
ス膜を第１の開孔３３が埋まるように被覆し九後、これ
をバター二／グして第１の開孔３Ｊ周辺にスピンオング
ラス膜ｊ４’ｉ残存させた。つづいて、全面に第２の薄
膜、例えば耐熱性有機高分子膜３５を被覆し、第１の開
孔ｓｓＫ対応する高分子膜５ｓｙｃ該開孔Ｓ３より小径
、例えば１０μｍ×１０μｍ角の第２の開孔３６を形成
した（第２図（、）図示）。
〔１■〕次いで、高分子膜３５の第２の開孔３ｉｔ通し
てスピンオングラス膜３４ｔ−溶解除去して第１．第２
の開孔からなる開孔部３１を形成した。つづいて、基板
２１の裏面にＡｔ電極２８を形成した後、例えばスクラ
イブ、割断してメモリセルを有する素子を作製し、更に
図示しないリードクレーム上にマウントし、ワイヤがン
ディングを施し、ひきつづき樹脂、例えば工ｌキシ樹脂
でモールド成形した。この時、開孔部３１の入口側は小
径であるため、樹脂は開孔部３１内の全部に侵入せず空
洞３９として残）、エポキシ樹脂層４０で封止されたＦ
ＲＯＭが製造された（第２図（ｄ）図示）。
てスピンオングラス膜３４ｔ−溶解除去して第１．第２
の開孔からなる開孔部３１を形成した。つづいて、基板
２１の裏面にＡｔ電極２８を形成した後、例えばスクラ
イブ、割断してメモリセルを有する素子を作製し、更に
図示しないリードクレーム上にマウントし、ワイヤがン
ディングを施し、ひきつづき樹脂、例えば工ｌキシ樹脂
でモールド成形した。この時、開孔部３１の入口側は小
径であるため、樹脂は開孔部３１内の全部に侵入せず空
洞３９として残）、エポキシ樹脂層４０で封止されたＦ
ＲＯＭが製造された（第２図（ｄ）図示）。
しかして、本発明のＦＲＯＭは第２図（ｄ）に示す如く
一多結晶シリコン配線２ｇのヒｘ−、＋ｅ ２ ｇ上部
のＰｇＧ膜３２及び高分子膜３５からまる絶縁被膜部分
に開孔部３１を設け、かつこの被膜上にニーキシ樹脂層
４０ｔ−前記開孔部３１内を全て充填することなく空洞
３９として残るように封止した構造罠なっている。その
結果、Ａｔ配線−１１から多結晶シリコン配線２９に書
き込み電流を流した場合、多層晶シリコン配線２９のヒ
為−ズ２１上方には空気を封入した空洞３９が設けられ
ているため、ヒーーズ２８を確実に溶断てきる。したが
って、プラスチックのモールドパッケージを採用しても
ヒーーズの書き込み特性及び信頼性の低下を招か′ない
ため低コストのＦＲＯＭを得ることができる。また、上
記本発明方法によれば低コストで書き込み特性の優れた
ＦＲＯＭを簡単かつ量産的に製造できる。
一多結晶シリコン配線２ｇのヒｘ−、＋ｅ ２ ｇ上部
のＰｇＧ膜３２及び高分子膜３５からまる絶縁被膜部分
に開孔部３１を設け、かつこの被膜上にニーキシ樹脂層
４０ｔ−前記開孔部３１内を全て充填することなく空洞
３９として残るように封止した構造罠なっている。その
結果、Ａｔ配線−１１から多結晶シリコン配線２９に書
き込み電流を流した場合、多層晶シリコン配線２９のヒ
為−ズ２１上方には空気を封入した空洞３９が設けられ
ているため、ヒーーズ２８を確実に溶断てきる。したが
って、プラスチックのモールドパッケージを採用しても
ヒーーズの書き込み特性及び信頼性の低下を招か′ない
ため低コストのＦＲＯＭを得ることができる。また、上
記本発明方法によれば低コストで書き込み特性の優れた
ＦＲＯＭを簡単かつ量産的に製造できる。
なシ、上記実施例１においては第１の薄膜としてスピン
オングラス膜、第２の薄膜として耐熱性有機高分子樹脂
膜を用いたがこれに限定されず、第１の薄膜が保護絶縁
層と第２の薄膜に対して選択エツチング性を有する材料
を選べばよい、Ａ体的には、第１の薄膜としてＡｔなど
の金属を、第２の薄膜として低温酸化膜や低温脅化Ｍを
用いてもよい。
オングラス膜、第２の薄膜として耐熱性有機高分子樹脂
膜を用いたがこれに限定されず、第１の薄膜が保護絶縁
層と第２の薄膜に対して選択エツチング性を有する材料
を選べばよい、Ａ体的には、第１の薄膜としてＡｔなど
の金属を、第２の薄膜として低温酸化膜や低温脅化Ｍを
用いてもよい。
実施例２
〔１〕前記実施例１と同様な工程によりペースｈｔ配線
ｉｏ、 ビットラインとしてのムを配線Ｊ１を形成し
た１、溶解速度の大きいｔＸｌの絶縁膜例えばＰ８Ｇ膜
４１及びｍ ＰＳＧ膜４膜上１溶解速度の小さい第２の
絶縁膜、例えば５ｉｎ２膜４２を順次堆積した（第３図
（ａ）図示）。
ｉｏ、 ビットラインとしてのムを配線Ｊ１を形成し
た１、溶解速度の大きいｔＸｌの絶縁膜例えばＰ８Ｇ膜
４１及びｍ ＰＳＧ膜４膜上１溶解速度の小さい第２の
絶縁膜、例えば５ｉｎ２膜４２を順次堆積した（第３図
（ａ）図示）。
（ｉｔ）次いで、多結晶シリコ゛ン配＃２９のヒーーズ
２８上方に位置する８１０２膜４２及びｐｓａ膜４１の
部分を選択的にエツチング除去し九。この時、第３図（
ｂ）に示す如く逆チー・９状の開孔部４Ｓが形成された
。
２８上方に位置する８１０２膜４２及びｐｓａ膜４１の
部分を選択的にエツチング除去し九。この時、第３図（
ｂ）に示す如く逆チー・９状の開孔部４Ｓが形成された
。
（ｉｉｉ ）次いで実施例１と同様にメモリセルを有す
る素子を作製し、リードフレーム上にマントし、更にワ
イヤゲンディングを施した後、工Ｉキシ樹脂をモールド
成形した。この時、逆テ−ａ４状の開孔部４３０入口側
は小径であるため、樹脂は開孔部４３内の全部に侵入せ
ず、空洞Ｊ ９’として残シ、工Ｉキシ樹脂層４０で封
止されたＦＲＯＭが製造された（第３図（ｃ）図示）。
る素子を作製し、リードフレーム上にマントし、更にワ
イヤゲンディングを施した後、工Ｉキシ樹脂をモールド
成形した。この時、逆テ−ａ４状の開孔部４３０入口側
は小径であるため、樹脂は開孔部４３内の全部に侵入せ
ず、空洞Ｊ ９’として残シ、工Ｉキシ樹脂層４０で封
止されたＦＲＯＭが製造された（第３図（ｃ）図示）。
しかして、実施例２で得られたＦＲＯＭは実施例１Ｏも
のと同様プラスチックのモールドパッケージを採用して
もヒーーズの書き込み特性及び信頼性の低下を招かない
ため、低コスト化を実現できる。ｔた、上記方法によれ
ば、実施例１の方法に比べてより簡単な工程で既述した
特性を有するＦＲＯＭ １に製造できる。
のと同様プラスチックのモールドパッケージを採用して
もヒーーズの書き込み特性及び信頼性の低下を招かない
ため、低コスト化を実現できる。ｔた、上記方法によれ
ば、実施例１の方法に比べてより簡単な工程で既述した
特性を有するＦＲＯＭ １に製造できる。
なお、上記実施例１．２ではヒ凰−ズ材料として多結晶
シリコンを用いたが、金属、例えばニクロムやチタンタ
ングステン合金で形成してもよい。
シリコンを用いたが、金属、例えばニクロムやチタンタ
ングステン合金で形成してもよい。
また、上記実施例１，２ではヒエーズ上方の空洞に大気
が充填されているが、この空洞に酸化性気体、例えば酸
素を充填してもよい、このようにすれば、更にヒーーズ
の書き込み特性を向上できる。
が充填されているが、この空洞に酸化性気体、例えば酸
素を充填してもよい、このようにすれば、更にヒーーズ
の書き込み特性を向上できる。
以上詳述した如く、本発明によれば書き込み歩留シや信
頼性の低下を招くことなく安価なプラスチックのモール
トノ量ツケージを採用でき、ひいては大巾なコストダウ
ンを達成し得る半導体記憶装置並びにかかる半導体記憶
装置゛を量産的に製造し得る方法を提供できるものであ
る。
頼性の低下を招くことなく安価なプラスチックのモール
トノ量ツケージを採用でき、ひいては大巾なコストダウ
ンを達成し得る半導体記憶装置並びにかかる半導体記憶
装置゛を量産的に製造し得る方法を提供できるものであ
る。
第１図はヒ轟−ズ部分が開放されたＦＲＯＭの断面図、
第２図−）〜（ｄ）は本発明の実施例１における多結晶
シリコンヒ鼻−ズ方式のＰＲＯＭの製造を示す工程断面
図、第３図（ａ）〜（Ｃ）は本発明の実施例２における
同ＦＲＯＭの製造を示す工程断面図である。 ２１・・・ｐ型シリコン基板、２２・・・ｎ＋埋込み層
、２３・・・ｎ型のシリコンエピタキシャル層、２Ｍ−
・ｐ型ベース領域、２７・・・ｎ＋型エミッタ領域、２
８・・・ヒユーズ、２９・・・多結晶シリコン配線、３
０・・・ベースＡｔ配線、３１・・・Ａｔ配線（ピット
ライン）、ＪＪ、４Ｊ−・・ＰＳＧ膜、３４・・・スピ
ンオングラス膜、３７．４３・・・開孔部、Ｉｊ９＃３
９’・・・空洞°、４０・・・エポキシ樹脂層。
第２図−）〜（ｄ）は本発明の実施例１における多結晶
シリコンヒ鼻−ズ方式のＰＲＯＭの製造を示す工程断面
図、第３図（ａ）〜（Ｃ）は本発明の実施例２における
同ＦＲＯＭの製造を示す工程断面図である。 ２１・・・ｐ型シリコン基板、２２・・・ｎ＋埋込み層
、２３・・・ｎ型のシリコンエピタキシャル層、２Ｍ−
・ｐ型ベース領域、２７・・・ｎ＋型エミッタ領域、２
８・・・ヒユーズ、２９・・・多結晶シリコン配線、３
０・・・ベースＡｔ配線、３１・・・Ａｔ配線（ピット
ライン）、ＪＪ、４Ｊ−・・ＰＳＧ膜、３４・・・スピ
ンオングラス膜、３７．４３・・・開孔部、Ｉｊ９＃３
９’・・・空洞°、４０・・・エポキシ樹脂層。
Claims (1)
- 【特許請求の範囲】 １、 ヒー−，ｅを有する書き込み可能なメモリセルを
備えた半導体記憶装置において、前記ヒ暴−ズ上部の絶
縁被膜部分に開孔部を設け、かつ該絶縁被膜上に樹脂層
を前記開孔部内を全て充填することなく空洞として残る
ように封止したことを特徴とする半導体記憶装置。 ２、絶縁被膜上に樹脂層を該被膜の開孔部内に酸化性気
体を充填した状態で封止したことを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。 ３、 ヒ為−ズを有する書き込み可能なメモリセルを備
えた半導体記憶装置の製造にあたシ、前記ヒ昌−ズを覆
う絶縁層を形成した後、該ヒ、−ズ上部の絶縁層部分に
第１の開孔を形成する工程と、前記絶縁層の第１の開孔
付近に第１の薄膜を形成する工程と、こ゛の第１の薄膜
上に第２の薄膜を被覆した後、前記第１の開孔に対応す
６第２の薄膜部分に該開孔よシ小径の第２の開孔を形成
する工程と、この第２の開孔を通して前記第１の薄膜を
除去して前記絶縁層及び第２の薄膜からなる絶縁被膜に
開孔部を形成する工程と、この絶縁被膜を含む全体に樹
脂を前記開孔部内を全て充填することなく空洞として残
るように封止する工程とを具備したことを特徴とする半
導体記憶装置の製造方法。 ４、 ヒーーズを有する書き込み可能なメモリセルを備
えた半導体記憶装置の製造にあたシ、前記ヒーーズを覆
う第１の絶ｌＩ＃膜を形成する工程と、この絶縁膜上に
核絶縁膜よシ溶解速度の小さい第２の絶縁膜を形成する
工程と、前記ヒーーズ上部に位置する第２．第１の絶縁
膜を選択的にエツチング除去して第１．第２の絶縁膜か
らなる絶縁被膜に逆チー／４状の開孔部を形成する工程
と、この絶縁被膜を含む全体に樹脂を前記開孔部内を全
て充填することなく空洞として残るように封止する工程
とを具備したことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132513A JPS5833865A (ja) | 1981-08-24 | 1981-08-24 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132513A JPS5833865A (ja) | 1981-08-24 | 1981-08-24 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5833865A true JPS5833865A (ja) | 1983-02-28 |
Family
ID=15083089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132513A Pending JPS5833865A (ja) | 1981-08-24 | 1981-08-24 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833865A (ja) |
Cited By (7)
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1981
- 1981-08-24 JP JP56132513A patent/JPS5833865A/ja active Pending
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