JPS5832502B2 - Manufacturing method of semiconductor device - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に短チャンネ
ルシリコンゲー１−ＭＯ８型半導体集積回路において高
密度、高速度の半導体集積回路を制御性良く得ることを
目的とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device, and in particular, an object of the present invention is to obtain a high-density, high-speed semiconductor integrated circuit with good controllability in a short channel silicon gate 1-MO8 type semiconductor integrated circuit.

シリコアゲ−１−ＭＯ８型半導体集積回路は近年ますま
す高密度化が要求され、ゲートならびに配線となる多結
晶シリコンと金属配線層とのコンタクトを出来るだけ小
さくする努力がはられれている。In recent years, silicon-Ga-1-MO8 type semiconductor integrated circuits have been required to have an increasingly high density, and efforts are being made to minimize the contact between the gate and the polycrystalline silicon serving as the wiring and the metal wiring layer.

従来のこのコンタクトについて説明する。第１図ＡはＭ
ＯＳトランジスタのチャンネル領域以外の場所で多結晶
シリコンゲートとＡ７配線をコンタクトしたもので斜線
部６がコンタクト部分である。This conventional contact will be explained. Figure 1 A is M
The polycrystalline silicon gate and the A7 wiring are contacted at a location other than the channel region of the OS transistor, and the hatched area 6 is the contact portion.

１，２はソースおよびドレイン拡散層、３は多結晶シリ
コンゲート領域、４は多結晶シリコンよりなるゲート引
出し領域、５はｋｌ配線である。1 and 2 are source and drain diffusion layers, 3 is a polycrystalline silicon gate region, 4 is a gate lead-out region made of polycrystalline silicon, and 5 is a kl wiring.

このコンタクトの形成は通常ｋｌ配線層形成前に全面に
気相成長法によるシリコン酸化膜（図示せず）を形成し
、フォトエツチング技術によりこのシリコン酸化膜にコ
ンタクト用の開孔部を設ける方法が用いられ、この開孔
部の形成に際してはフォトプロセス工程のマスク合せ誤
差、シリコン酸化膜のエツチング時の横方内拡がりが不
可避であるためコンタクトの面積に対して多結晶シリコ
ンの面積を大きくしなければならない。Usually, this contact is formed by forming a silicon oxide film (not shown) on the entire surface by vapor phase growth before forming the KL wiring layer, and then forming an opening for the contact in this silicon oxide film using photoetching technology. When forming this opening, mask alignment errors during the photo process and lateral inward expansion during etching of the silicon oxide film are unavoidable, so the area of the polycrystalline silicon must be made larger than the area of the contact. Must be.

したがって、第１図Ａではゲート引出し領域４の存在な
らびにこの領域４の巾がＭＯＳトランジスタのチャンネ
ル長りよりも大きくなり配線ならびにコンタクトに要す
る占有面積が犬となり高密度化にとって大きな障害とな
っていた。Therefore, in FIG. 1A, the existence of the gate lead-out region 4 and the width of this region 4 are larger than the channel length of the MOS transistor, which increases the area required for wiring and contacts, which becomes a major obstacle to higher density. .

第１図Ｂは同Ａにおいてゲート引出し領域４をなくし、
チャンネル領域の上方でコンタクトする構成とし占有面
積を大幅に減少させたものである。FIG. 1B is the same as A, but without the gate extraction region 4,
This configuration has a structure in which contact is made above the channel region, which greatly reduces the occupied area.

この方法においても第１図Ａで説明した方法を用いる以
上、チャンネル長りはコンタクト部分６の幅よりも大き
くなり、コンタクト部分６およびその周辺のフォトエッ
チの余裕部分の幅により規定されるため、短チャンネル
化には適さない。In this method as well, as long as the method explained in FIG. 1A is used, the channel length is larger than the width of the contact portion 6 and is defined by the width of the contact portion 6 and the photoetch margin around it. Not suitable for short channel.

すなわち、多結晶シリコンゲート領域３の幅は、コンタ
クトの幅が最小２μ、フォトエッチ余裕が最低両側に１
μづつ必要とすると、４μ以上となり、４μ以下のチャ
ンネル長は実現できない。That is, the width of the polycrystalline silicon gate region 3 is such that the contact width is at least 2μ, and the photoetch margin is at least 1μ on both sides.
If each μ is required, the channel length will be 4 μ or more, and a channel length of 4 μ or less cannot be achieved.

第１図Ｃはコンタクト部分６の幅をチャンネル長りと同
じとしたもので、構造的にはトランジスタの占有面積が
小さくなり短チャンネル化し高密度化には好適である。In FIG. 1C, the width of the contact portion 6 is the same as the channel length, which is suitable for structurally reducing the area occupied by the transistor, shortening the channel, and increasing density.

しかるに、従来、この構造のＭＯＳトランジスタを製造
するにはＡｌ配線層形成前にコンタクト領域を規定する
部分にシリコン窒化膜を選択的に形成し、選択酸化によ
りシリコン窒化膜でおおわれていない領域の表面層を熱
酸化し、その後シリコン窒化膜を除去しこの部分で１’
配線層と多結晶シリコンをコンタクトとしてＭＯＳトラ
ンジスタを形成していた。However, conventionally, in order to manufacture a MOS transistor with this structure, a silicon nitride film was selectively formed on the portions defining the contact region before forming the Al wiring layer, and the surface of the area not covered with the silicon nitride film was selectively oxidized. The layer is thermally oxidized, and then the silicon nitride film is removed and 1'
A MOS transistor was formed using a wiring layer and polycrystalline silicon as contacts.

従って、この方法によれば、シリコン窒化膜による選択
酸化という本質的に高温熱処理が加わるためにソースお
よびドレイン拡散領域が再拡散してゲート直下に入り込
み、重なり容量が増してＭＯＳトランジスタの高速化に
は適さない。Therefore, according to this method, since selective oxidation using a silicon nitride film, which is essentially high-temperature heat treatment, is added, the source and drain diffusion regions are re-diffused and penetrate directly under the gate, increasing the overlap capacitance and increasing the speed of the MOS transistor. is not suitable.

たとえば第１図Ｃの構造ではｌ’配線５とソース、ドレ
イン領域１゜２が重なるため相互干渉を防ぐべく上記高
温熱処理たとえば１１００℃、３０分程度行って酸化す
る必要がある。For example, in the structure shown in FIG. 1C, since the l' wiring 5 overlaps the source and drain regions 1.degree.2, it is necessary to oxidize them by performing the above-mentioned high temperature heat treatment, for example, at 1100.degree. C. for about 30 minutes, in order to prevent mutual interference.

この熱処理ではソース、ドレイン拡散層は両側から０．
５μ程度チャンネル領域に入り込み、２μのチャンネル
とした場合１μのチャンネルとなり、上記高速化が不可
能となるとともにしきい値の変化、耐圧の低下の問題が
発生し極めて不都合となる。In this heat treatment, the source and drain diffusion layers are 0.
It penetrates into the channel region by about 5μ, and if it is a 2μ channel, it becomes a 1μ channel, which makes it impossible to achieve the above-mentioned high speed, and causes problems such as a change in threshold value and a decrease in breakdown voltage, which is extremely inconvenient.

本発明は、第１図Ｃに示した占有面積の小さいＭＯＳト
ランジスタのコンタクトを自己整合的にかつ、高温熱処
理を行なうことな〈実施し、従って、例えば拡散層を浅
く形成出来、これにより高密度化、高速度化を実現しう
るシリコンゲートＭＯ８集積回路の製造方法を提供する
ものである。According to the present invention, contacts of a MOS transistor having a small occupation area as shown in FIG. The present invention provides a method for manufacturing a silicon gate MO8 integrated circuit that can realize higher speed and higher speed.

なお、第１図Ｃでは多結晶シリコンゲート上に関して説
明したが、多結晶シリコン配線層上のコンタクトに関し
ても本発明は同様に適用出来る。Incidentally, although the explanation has been made regarding a contact on a polycrystalline silicon gate in FIG. 1C, the present invention can be similarly applied to a contact on a polycrystalline silicon wiring layer.

第２図Ａ−Ｄに本発明の一実施例のＭＯ８ＬＳＩの製造
方法を示す。FIGS. 2A to 2D show a method for manufacturing an MO8LSI according to an embodiment of the present invention.

第２図Ａは、ｐ型シリコン基板１１に、選択酸化法によ
り６０００人のフィールド酸化膜１２を形成し、８００
Ａのゲート酸化膜１３に開孔部を設け、６０００人の多
結晶シリコンを堆積後、所望のパターン出しを行ない、
多結晶シリコンゲート１４および多結晶シリコン配線層
１５ 、１５’を形成後、イオン注入法等によりソース
およびドレイン領域１６．１６’を形成する工程を示し
ている。In FIG. 2A, a field oxide film 12 of 6,000 layers is formed on a p-type silicon substrate 11 by a selective oxidation method,
After making an opening in the gate oxide film 13 of A and depositing 6,000 layers of polycrystalline silicon, a desired pattern is formed.
After forming a polycrystalline silicon gate 14 and polycrystalline silicon wiring layers 15 and 15', the process of forming source and drain regions 16 and 16' by ion implantation or the like is shown.

第２図Ｂは上記素子表面に、６０００人の気相成長法に
よる二酸化シリコン膜１７を形成後、例えばネガタイプ
のホトレジスト１８を塗布し、１６０℃で２０分のベー
キングを行なう工程を示している。FIG. 2B shows a step in which, after forming a silicon dioxide film 17 on the surface of the element by 6,000 people's vapor phase growth method, for example, a negative type photoresist 18 is applied and baking is performed at 160° C. for 20 minutes.

このベーキング処理にてホトレジスト１８はほぼ感光性
が消失し、有機材料層となる。By this baking treatment, the photoresist 18 almost loses its photosensitivity and becomes an organic material layer.

ネガタイプのホトレジスト１８として、コダック社製Ｋ
ＴＦＲやよびＭＲ７４７を用いた。As a negative type photoresist 18, Kodak K
TFR and MR747 were used.

粘度は２５ ｃｐ ３５ ｃｐのもので、塗布時の回転
数は４０００ｒｐＩＩｌ〜５０００ｒｐｍである。The viscosity is 25 cp to 35 cp, and the rotation speed during application is 4000 rpm to 5000 rpm.

なお、ホトレジストのかわりに、ポリイミドのワニスに
稀釈剤でうすめたものを用いても良い。Note that instead of the photoresist, polyimide varnish diluted with a diluent may be used.

第２図Ｂに示すように、素子表面の凸部（多結晶シリコ
ン）上にはネガタイプのホトレジスト１８がうすく、凸
部の周辺では厚くなる。As shown in FIG. 2B, the negative type photoresist 18 is thin on the protrusions (polycrystalline silicon) on the surface of the element, and becomes thicker around the protrusions.

例えば、６０００人の段差に対して、ホトレジスト１８
のうすい部分１８“では２０００人、厚い部分１８’で
は７０００人を実現出来る。For example, for a step difference of 6,000 people, 18 photoresists
The thin part 18'' can accommodate 2,000 people, and the thick part 18' can accommodate 7,000 people.

すなわち、凹部には厚くホトレジスト１８が埋込まれる
。That is, the photoresist 18 is thickly embedded in the recess.

次に、第２図Ｃに示すように、ネガタイプのホトレジス
ト１８上に例えばポジタイプのホトレジスト１９を塗布
し、ベーキング、露光、現像の工程により、多結晶シリ
コン１４ 、１５．１５’上ニ所望のコンタクト用開札
部２０を設ける。Next, as shown in FIG. 2C, for example, a positive type photoresist 19 is coated on the negative type photoresist 18, and desired contacts are formed on the polycrystalline silicon 14, 15.15' by baking, exposure and development steps. A bid opening section 20 for use is provided.

このポジタイプのホトレジストとしてシブレイ社製ＡＺ
１３５０Ｊ（粘度３０ｃｐ）を用いた。As this positive type photoresist, Sibley's AZ
1350J (viscosity 30 cp) was used.

ポジタイプのホトレジストのかわりに、電子ビーム用あ
るいはネガタイプのホトレジストを用いても良い。Instead of a positive type photoresist, an electron beam photoresist or a negative type photoresist may be used.

次に、ドライエツチングプロセスにより、露出したうす
いネガタイプのホトレジスト１８“の所定部を除去する
。Next, a predetermined portion of the exposed thin negative type photoresist 18'' is removed by a dry etching process.

このとき、ポジタイプのホトレジスト１９の開孔部が多
少ずれても、ドライエツチングプロセスにより除去され
るネガタイプのホトレジスト１８“はうすいので、露出
した厚い部分（凹部に位置する部分）のネガタイプのホ
］・レジスＮ８’はその厚みが若干域るだけで、厚い部
分のネガタイプのポ１−レジスｈ１８／が完全に除去さ
れることはない。At this time, even if the opening of the positive type photoresist 19 is slightly shifted, the negative type photoresist 18'' removed by the dry etching process is thin, so the exposed thick part (the part located in the recess) of the negative type photoresist 18'' is removed. The thickness of the resist N8' is only slightly limited, and the thicker portion of the negative type resist H18/ is not completely removed.

次に、このマスクで、気相成長法による二酸化シリコン
膜１７をエツチング除去すると、多結晶シリコン１４．
１５上に露出した所望の開孔部を自己整合的に得ること
が出来る３、また、このプロセスは高温熱処理工程を必
要としない。Next, using this mask, the silicon dioxide film 17 formed by the vapor phase growth method is etched away, and the polycrystalline silicon film 14.
The desired openings exposed on 15 can be obtained in a self-aligned manner 3, and this process does not require a high temperature heat treatment step.

次に、レジスｌ−１８、１９を除去後、開孔部上に所望
の金属配線層１０１を形成する３、このときの図を第２
図ＤＩこ示す。Next, after removing the resists 18 and 19, a desired metal wiring layer 101 is formed on the opening 3.
Figure DI is shown.

′本発明の他の実施例を第３ Ａ −ｉ
）図にホす。'Other embodiments of the present invention are described in Section 3 A-i.
) as shown in the figure.

第３図で第２図と同じ部分を示す部分は同じ番号を付し
て重複説明は省略する３゜ 第３図Ａは第２図Ａと同じ工程を示している。In FIG. 3, the same parts as in FIG. 2 are given the same numbers, and redundant explanation will be omitted. 3. FIG. 3A shows the same process as FIG. 2A.

次に、第３図Ｂに示すよう（こ、素子表面に５００Ａ程
度の窒化シリコン膜２１を形成する。Next, as shown in FIG. 3B, a silicon nitride film 21 with a thickness of about 500 Å is formed on the element surface.

第３図Ｃは第２図Ｂ、Ｃと同じ工程を示すので、重複説
明は省略する。Since FIG. 3C shows the same process as FIGS. 2B and 2C, repeated explanation will be omitted.

第３図りは第３図Ｃに示すよ・うに、うすいネガ型１／
ジス１−１８“をドライエツチングプロセスにより除去
後、これをマスクとして露出した二酸化シリコン膜１Ｔ
および窒化シリコン膜２１をケミカルエツヂングし、所
望の開孔部を多結晶シリコン上に設はレジストを除去後
、所望の金属配線層１０１を設ける工程を示している。As shown in Figure 3C, the third drawing is a thin negative type 1/
After removing the silicon dioxide 1-18'' by a dry etching process, the silicon dioxide film 1T is exposed using this as a mask.
Then, the silicon nitride film 21 is chemically etched to form desired openings on the polycrystalline silicon, and after removing the resist, a desired metal wiring layer 101 is provided.

本実施例では、窒化シリコン膜２１を付加して設けたこ
とを特徴としている。This embodiment is characterized in that a silicon nitride film 21 is additionally provided.

窒化シリコン膜２１を設けることにより、第４図Ａ−に
示すように、うずいネガ型しジス１−１８’をレジスト
１９をマスクとしてドライエツチングプロセスにより除
去するに際し、第４図Ｂのごとく残されたレジストをマ
スクとして二酸化シリコン膜１７をエツチング時（こ、
万一多結晶シリコン１４又は１５の側面部がエツチング
されても、窒化シリコン膜２１上でエツチングはストッ
プされるので、二酸化シリコン膜２２がエツチングされ
ることはない。By providing the silicon nitride film 21, as shown in FIG. 4A-, when the tingling negative-type resist 1-18' is removed by a dry etching process using the resist 19 as a mask, no residue is left as shown in FIG. 4B. When etching the silicon dioxide film 17 using the resist as a mask,
Even if the side surface of the polycrystalline silicon 14 or 15 should be etched, the etching is stopped on the silicon nitride film 21, so the silicon dioxide film 22 will not be etched.

なお、第４図（・こおいて、第２図、第３図と同じ部分
を示す所は同じ番号を付して重複説明は省略する。Note that in FIG. 4, the same parts as in FIGS. 2 and 3 are designated by the same numbers, and redundant explanation will be omitted.

なお、２２はデー１〜酸化膜を含む領域もしくは、フィ
ールド酸化膜である。Note that 22 is a region including the oxide film from Day 1 or a field oxide film.

さら６で：、この場合には、気相成長法による二酸化シ
リコン膜１７として、リンシリゲーＩ・ガラス（ＰＳＧ
）を用いるとより効果的である。Further, in 6: In this case, phosphorus silicate I glass (PSG) is used as the silicon dioxide film 17 by vapor phase growth.
) is more effective.

即ち、ＰＳＧ１７をエツチング後、レジスｌ−１８，１
９を除去して、熱処理によりゲラスフ［］−を行ない側
面部でのＰＳＧの急峻部を除き、次６Ｃ１窒化シリコン
膜２１をエツチングし、多結晶シリコン１４．１５の一
４二部を露出させる。That is, after etching PSG17, register l-18,1
The 6C1 silicon nitride film 21 is then etched to expose a portion of the polycrystalline silicon 14 and 15.

この方法により平担な表向を得ることができる。A flat surface can be obtained by this method.

第５図は第２図Ｃにおけるレジス１〜１８，１９にて二
酸化シリコン膜１８に開孔部を形成し、レジス１−１８
．１９を除去した表面の走査型電子顕微鏡写真（Ｘ５０
００）の半導体装置表面を示す３．３１がポリシリコン
−Ｌ（こ形成された開孔部を示す。FIG. 5 shows that openings are formed in the silicon dioxide film 18 at the resists 1 to 18 and 19 in FIG.
．． Scanning electron micrograph of the surface from which 19 was removed (X50
00) indicates the surface of the semiconductor device, and 3.31 indicates the opening formed by polysilicon-L.

この図からも明らかなように、二酸化シリコン膜１γの
平担部分とほぼ平担な表面に確実にコンタクト用の開孔
部が形成されている１、 以上のように、本発明は、素子表面−七の凸部の所望の
位置に高温の熱処理を全く必要とせずわずかの熱処理に
より自己整合的に開孔部を形成することができ、高密度
、高速度なＭＯ８ＬＳＩ等の半導体集積回路の製造に大
きく寄与するものである。As is clear from this figure, contact openings are reliably formed in the flat portion of the silicon dioxide film 1γ and the almost flat surface1.As described above, the present invention - Manufacture of high-density, high-speed semiconductor integrated circuits such as MO8LSI that can form self-aligned openings at the desired positions of the seventh convex portions with only a small amount of heat treatment without requiring any high-temperature heat treatment. This will greatly contribute to the

【図面の簡単な説明】[Brief explanation of drawings]

第１図Ａ、Ｂ、Ｃはシリコンゲー用−ＭＯＳトランジス
タの金属配線層と多結晶シリコン膜とのコンタク１−の
位置関係を示す平面概略図、第２図Ａ〜１）は本発明の
一実施例を示すシリコンゲートＭＯ８ｌ−ランジスクの
製造工程の要部拡大断面図、第３図Ａ〜１）、第４図Ａ
、 Ｂは本発明の他の実施例の製造工程を示す要部拡
大断面図、第５図は本発明で製造したＭＯ８型半導体集
積回路の一部の走査型電子顕微鏡（ＳＥＭ）写真である
。 １１・・・・・・シリコン基板、１２・・・・・・フィ
ールド酸化膜、１３・・・・・・ゲート酸化膜、１４・
・・・・・多結晶ジノコンゲート、１５・・・・・・多
結晶シリコン配積層、１６・・・・・・ソースおよびド
レイン領域、１Ｔ・・・・・・気相成長法による二酸化
シリコン膜、１８．１８’１８“・・・・・・ネガタイ
プのホトレジスト、１９・・・・・・ポジタイプのホト
レジスト、２０・・・・・・ポジタイプのホトレジスト
の開孔部、１０１・・・・・・金属配線層、２１・・・
・・・シリコン窒化膜、２２・・・・・・ゲート酸化膜
を含む領域もしくはフィールド酸化膜、３１・・・・・
・開孔部。FIGS. 1A, B, and C are schematic plan views showing the positional relationship of a contact 1 between a metal wiring layer of a MOS transistor and a polycrystalline silicon film for silicon gates, and FIGS. Enlarged cross-sectional views of main parts of the manufacturing process of silicon gate MO8l-randisk showing an example, FIGS. 3A to 1), and FIG. 4A
, B is an enlarged sectional view of a main part showing the manufacturing process of another embodiment of the present invention, and FIG. 5 is a scanning electron microscope (SEM) photograph of a part of an MO8 type semiconductor integrated circuit manufactured by the present invention. 11... Silicon substrate, 12... Field oxide film, 13... Gate oxide film, 14...
...Polycrystalline dinocon gate, 15...Polycrystalline silicon stacked layer, 16...Source and drain region, 1T...Silicon dioxide film by vapor phase growth method, 18.18'18"...Negative type photoresist, 19...Positive type photoresist, 20...Positive type photoresist opening, 101...Metal Wiring layer, 21...
. . . Silicon nitride film, 22 . . . Region including gate oxide film or field oxide film, 31 . . .
・Open hole.

Claims (1)

【特許請求の範囲】 １ 表面に凸部を有する半導体基板上に、有機材料から
成る層を形成し、基板表面の凸部パターン上にはうすく
、この凸部パターンの周辺領域ではあつくなるようにし
、次に上記有機材料層上に、レジストを塗布し、上記レ
ジストを選択的に露光、現像し、しかる後、ドライエツ
チングプロセスにより、上記、露光、現像により露出し
た、うすい上記有機材料層を除去し、上記基板の凸部上
に自己整合的に開孔部を設けることを特徴とする半導体
装置の製造方法。 ２ 凸部パターンが第１の導電膜、この上に形成された
絶縁膜よりなり、この絶縁の開孔部上に第２の導電膜が
形成されてなることを特徴とする特許請求の範囲第１項
に記載の半導体装置の製造方法。 ３ 第１の導電膜がＭＯＳ ）ランジスタのゲート電極
よりなることを特徴とする特許請求の範囲第２項に記載
の半導体装置の製造方法。 ４ 絶縁膜が酸化シリコン膜、窒化シリコン膜の積層膜
よりなることを特徴とする特許請求の範囲第２項に記載
の半導体装置の製造方法。[Scope of Claims] 1. A layer made of an organic material is formed on a semiconductor substrate having convex portions on the surface, and is thin on the convex pattern on the substrate surface and thick in the peripheral area of the convex pattern. , Next, a resist is applied on the organic material layer, the resist is selectively exposed and developed, and then the thin organic material layer exposed by the exposure and development is removed by a dry etching process. A method for manufacturing a semiconductor device, characterized in that an opening is provided in a self-aligned manner on the convex portion of the substrate. 2. Claim 1, characterized in that the convex pattern consists of a first conductive film and an insulating film formed thereon, and a second conductive film is formed on the opening of the insulation. A method for manufacturing a semiconductor device according to item 1. 3. The method of manufacturing a semiconductor device according to claim 2, wherein the first conductive film is a gate electrode of a MOS transistor. 4. The method of manufacturing a semiconductor device according to claim 2, wherein the insulating film is made of a laminated film of a silicon oxide film and a silicon nitride film.