JPS5832462A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5832462A JPS5832462A JP56130173A JP13017381A JPS5832462A JP S5832462 A JPS5832462 A JP S5832462A JP 56130173 A JP56130173 A JP 56130173A JP 13017381 A JP13017381 A JP 13017381A JP S5832462 A JPS5832462 A JP S5832462A
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- drain
- gate
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係妙、特にMOS型トランジスタ
が形成された半導体装置に関する。
が形成された半導体装置に関する。
半導体集積回路は近年ますます微細化され、高集積化さ
れVL 8 I ( Very Large 8cal
e Integration )にまで発展してきてい
る。
れVL 8 I ( Very Large 8cal
e Integration )にまで発展してきてい
る。
微細化の程度をチャネル長を目安とすると、1〜24m
領域にまで達しており、今後サブミクロン領域まで発展
することが予測される。
領域にまで達しており、今後サブミクロン領域まで発展
することが予測される。
このよりなVLSIで使用され石微細トランジスタは、
いわゆるスケーリング則に従.い、ゲート酸化膜は薄膜
化し,チャネル領域基板一度は高くなっている。
いわゆるスケーリング則に従.い、ゲート酸化膜は薄膜
化し,チャネル領域基板一度は高くなっている。
従来の微細MO8 }ランジスタを第1図に示す。
半導体基板(1)にソース領域(2)及びドレイン領域
(3)が102°/一前後にドープされたn型不苅物領
域として形成されており、チャネル領域(4)はソース
・ドレ・イン領域(2)、 (3)よりは低機度であふ
が長チャネルトランジスタの場合より高濃度,九とえば
10”/d程度のP@不純物領域として形成されている
。ゲート酸化膜15》は300〜400Aと長チャネル
トランジスタの場合より薄くなっている。
(3)が102°/一前後にドープされたn型不苅物領
域として形成されており、チャネル領域(4)はソース
・ドレ・イン領域(2)、 (3)よりは低機度であふ
が長チャネルトランジスタの場合より高濃度,九とえば
10”/d程度のP@不純物領域として形成されている
。ゲート酸化膜15》は300〜400Aと長チャネル
トランジスタの場合より薄くなっている。
このような従来の微細トランジスタでは、長時間使用す
るとしきい値電圧vTが変化する丸め,デバイスの信頼
性が低下するどいう問題があった。
るとしきい値電圧vTが変化する丸め,デバイスの信頼
性が低下するどいう問題があった。
即ち,MOS}ランジスタの5極管動作領域を流れてき
たエレクトロンは、基板領域(1)とト°レイン領域(
3)からなるp−n9合の空乏層(6)における高電界
のためにホットエレクトロンとな妙、高エネルギーを獲
得し、格子との衝央によってエレクトロン・本−ルペア
を発生させる。それらがまた高エネルギーをS%する。
たエレクトロンは、基板領域(1)とト°レイン領域(
3)からなるp−n9合の空乏層(6)における高電界
のためにホットエレクトロンとな妙、高エネルギーを獲
得し、格子との衝央によってエレクトロン・本−ルペア
を発生させる。それらがまた高エネルギーをS%する。
この一連のプロセスはアバランシェ、ブレークダウンと
呼ばれる。
呼ばれる。
このアバラン7エ・ブレークダウンによりて多数のキャ
リアが発生し、そのうち一部のエレクトロンは、ゲート
酸化膜中にとびこみ、ある割合で酸化膜に捕獲される。
リアが発生し、そのうち一部のエレクトロンは、ゲート
酸化膜中にとびこみ、ある割合で酸化膜に捕獲される。
(ホールは、エレクトロンにくらべ酸化膜に対する電位
障壁が大きく、酸イヒ膜中にとびこむ数は無視すること
かで龜る。)捕獲電子は、酸化膜の固定電荷となり、し
きい値電圧を変化させる。ゲート電流がたと見、1o−
14A/sn’ 8度と少なくても、長時間の使用によ
ってしきい値電圧が変化し、信頼性を低下させる原因と
なる。これは微細トランジスタでは基板濃度が鳥いため
、ドレイン領pn接合の電界は非常に轟くなり、さらに
ゲート酸化膜の薄膜化によって酸化膜中の電界が高くな
り酸化膜の電位障壁が低下することの丸めに、長チャネ
ルトランジスタよりしきい値電圧が変化しゃすくな゛る
。解決策として基板濃度を下げることが考えられるが、
短チャネルの九めにパンチスルーを起しやすくなるとい
う欠点があった。
障壁が大きく、酸イヒ膜中にとびこむ数は無視すること
かで龜る。)捕獲電子は、酸化膜の固定電荷となり、し
きい値電圧を変化させる。ゲート電流がたと見、1o−
14A/sn’ 8度と少なくても、長時間の使用によ
ってしきい値電圧が変化し、信頼性を低下させる原因と
なる。これは微細トランジスタでは基板濃度が鳥いため
、ドレイン領pn接合の電界は非常に轟くなり、さらに
ゲート酸化膜の薄膜化によって酸化膜中の電界が高くな
り酸化膜の電位障壁が低下することの丸めに、長チャネ
ルトランジスタよりしきい値電圧が変化しゃすくな゛る
。解決策として基板濃度を下げることが考えられるが、
短チャネルの九めにパンチスルーを起しやすくなるとい
う欠点があった。
本発明は上記点に鑑みなされ九もので、第1導1@聾の
半導体領域と、この半導体領域に形成された第2導電型
のソース領域とドレイン領域と、このノー、ス領域とド
レイン領域間の前記半導体領域表面に絶縁膜を介して形
成されたゲート電極とを有する半導体装置において、前
記ソース領域及び1紀ドレイン領域のうち、少なくとも
前記ドレイン−城が前記半導体領域表面下に置設されて
いることKよってゲート酸化膜中へエレクトロン注入1
1:V が防止できトランジスタの信頼性の向上した半導体装置
を提供することを目的とするものである。
半導体領域と、この半導体領域に形成された第2導電型
のソース領域とドレイン領域と、このノー、ス領域とド
レイン領域間の前記半導体領域表面に絶縁膜を介して形
成されたゲート電極とを有する半導体装置において、前
記ソース領域及び1紀ドレイン領域のうち、少なくとも
前記ドレイン−城が前記半導体領域表面下に置設されて
いることKよってゲート酸化膜中へエレクトロン注入1
1:V が防止できトランジスタの信頼性の向上した半導体装置
を提供することを目的とするものである。
以下、図面を参照して本発明を実施例に基き詳細に説明
する。第2図(1)、 (b)にドレイン側p−n接合
をステップ接合と仮定した場合のp −n 11合面か
らの不純物一度と空乏層中の電界の強さを示す。第2図
(b) K示すようKp領領域n領域の境界で電界が最
も強くなる。従って電界の強さに大きく依頼するアバラ
ンシェブレークダウンがこの点で発生しやすくなる。
する。第2図(1)、 (b)にドレイン側p−n接合
をステップ接合と仮定した場合のp −n 11合面か
らの不純物一度と空乏層中の電界の強さを示す。第2図
(b) K示すようKp領領域n領域の境界で電界が最
も強くなる。従って電界の強さに大きく依頼するアバラ
ンシェブレークダウンがこの点で発生しやすくなる。
p−n接合をゲート酸化膜から遠ざけることによってホ
ットエレクトロンの発生が防止できる。
ットエレクトロンの発生が防止できる。
本発明構造の断面概略図を第3図に示す。第3図このよ
うKすることによりて、p層とn層の境界近傍(至)で
発生したホットエレクトロンは、ゲート酸化膜(至)に
到達する前に格子とのphonen 散乱によってエネ
ルギーを失な―、ゲート酸化膜(至)の電位障壁を越え
ることができず、しきい電圧の変動を防止できる。また
、この構造によりてトランジスタの基本的動作社そこな
われることはない。
うKすることによりて、p層とn層の境界近傍(至)で
発生したホットエレクトロンは、ゲート酸化膜(至)に
到達する前に格子とのphonen 散乱によってエネ
ルギーを失な―、ゲート酸化膜(至)の電位障壁を越え
ることができず、しきい電圧の変動を防止できる。また
、この構造によりてトランジスタの基本的動作社そこな
われることはない。
すなわち、ドレイン領域61とゲート(至)及びゲート
酸化膜(ロ)のドレイン側端の距離dを適当にとり。
酸化膜(ロ)のドレイン側端の距離dを適当にとり。
ゲート端とドレイン領域C11lとの間の電位の障壁を
ドレイン電圧によりて十分に制御でき、障壁とならない
位置に設ければよい。
ドレイン電圧によりて十分に制御でき、障壁とならない
位置に設ければよい。
一方1本発明の目的はp層とn層の境界(至)を酸化膜
(至)からエレクトロンのSi中での平均自由行程以上
離すことによって達せられる。通常、平均自由行程は1
00〜200人であるためドレイン電圧で、チャネルと
ドレイン領域間の電位障峨は十分おし下げることができ
る。
(至)からエレクトロンのSi中での平均自由行程以上
離すことによって達せられる。通常、平均自由行程は1
00〜200人であるためドレイン電圧で、チャネルと
ドレイン領域間の電位障峨は十分おし下げることができ
る。
また従来の構造におけるγ、、レイン領域のブレークダ
ウ、ンは表面で起こり、いわゆるsurfacebre
akdownである。これは、一般的なりulk 84
中でのp−n11合のブレークダウンより低電圧で起る
が、本発明による構造ではBulk Si中でのブレー
クダウンとなり耐圧が向上するという利点がある。
ウ、ンは表面で起こり、いわゆるsurfacebre
akdownである。これは、一般的なりulk 84
中でのp−n11合のブレークダウンより低電圧で起る
が、本発明による構造ではBulk Si中でのブレー
クダウンとなり耐圧が向上するという利点がある。
次に本発明による構造を実現する丸めの、容易且つ確実
な製造方法を第4図に従い説明する。
な製造方法を第4図に従い説明する。
まず、第4図(a) K示すようにシリコン基板値υ表
面を300A@化し、これをゲート酸化膜−とし、所望
のしきい値電圧な得るためにポロンを50keyでI
X 10”/a11選択的にイオン注入し、更に十のh
K poly −81を300OA堆積しpoly −
8iにPOCl3拡散、あるいはPSq拡散等でn型不
純物を導入し低抵抗化し九gipoly −81及び酸
化膜をパターンユングしてゲート電極的を形成する。
面を300A@化し、これをゲート酸化膜−とし、所望
のしきい値電圧な得るためにポロンを50keyでI
X 10”/a11選択的にイオン注入し、更に十のh
K poly −81を300OA堆積しpoly −
8iにPOCl3拡散、あるいはPSq拡散等でn型不
純物を導入し低抵抗化し九gipoly −81及び酸
化膜をパターンユングしてゲート電極的を形成する。
次にチャネル領域となる部分に選択的に不純物をイオン
注入し、所望のしきい値電圧に制御する。
注入し、所望のしきい値電圧に制御する。
しきい値電圧制御は、使用シリコンウェーへの不純物浸
度を選択することKよっても達成でき、その場合チャネ
ルイオン注入は省略することができる。次に第4図(b
)に示すように、レジスト■を塗布した後1選択的に開
口部を設け、ヒ素を50 KeVで2 x 1r)”/
cdイオン注入し、ソース領域的を形成する。次に第4
図(e)に示すように、レジスト−を塗布し選択的に開
口部を設け、ヒ素を500KeVで2 X 10”/
csfイオン注入し、□ヒ素濃度が8i基板表面から約
0.28j+mのところにピークがくるようにドレイン
領域(財)を形成する。
度を選択することKよっても達成でき、その場合チャネ
ルイオン注入は省略することができる。次に第4図(b
)に示すように、レジスト■を塗布した後1選択的に開
口部を設け、ヒ素を50 KeVで2 x 1r)”/
cdイオン注入し、ソース領域的を形成する。次に第4
図(e)に示すように、レジスト−を塗布し選択的に開
口部を設け、ヒ素を500KeVで2 X 10”/
csfイオン注入し、□ヒ素濃度が8i基板表面から約
0.28j+mのところにピークがくるようにドレイン
領域(財)を形成する。
その後レジストを剥離した後ソース−及びドレイン領域
−のヒ素を活性化させるために1000’C10分間熱
処理を行なう。ドレインにイオン注入する不純物として
、ヒ素は拡散係数が小さいため。
−のヒ素を活性化させるために1000’C10分間熱
処理を行なう。ドレインにイオン注入する不純物として
、ヒ素は拡散係数が小さいため。
本発明の構造を得るためぺけ、精度よくコントロールで
き最適である。この他に81基板中でall不純物とな
るものなら何でもよく、リン等でも十分本発明は実現で
きる。
き最適である。この他に81基板中でall不純物とな
るものなら何でもよく、リン等でも十分本発明は実現で
きる。
また、p−チャネルトランジスタの場合には、ソース・
、トレイン領域形成には、ボロン等のsi中でPW不純
物となる元素を用いればよい。
、トレイン領域形成には、ボロン等のsi中でPW不純
物となる元素を用いればよい。
以上・説明したように本発明においてドレイン領域を形
成するためにイオン注入を用いているため。
成するためにイオン注入を用いているため。
ソース及びドレインをゲートに対してセルファラインで
形成でき、微細デバイス、高集積LSIに最適である。
形成でき、微細デバイス、高集積LSIに最適である。
まだゲートとトレインが従来構造のものより離れている
ためゲート−ドレイン間容量が小さく、ミラー動電が少
なくなるという長所がある。
ためゲート−ドレイン間容量が小さく、ミラー動電が少
なくなるという長所がある。
次に本発明の他の実施例を第5図に従い説明する。前記
実施例ではドレイン領域(51)のみSt基板(52)
表面下に埋設し九が、第5図に示すようにソース領域(
53)も同様に埋設することができる。
実施例ではドレイン領域(51)のみSt基板(52)
表面下に埋設し九が、第5図に示すようにソース領域(
53)も同様に埋設することができる。
ソース領域(53)がゲート酸化膜(54)から約0.
2s程度離れている場合には、ノース−基板間のBul
lt −in pot@ntial及び、ゲート電圧に
よるゲート側からの空乏層の伸びによつて、ソースーチ
□ャネル間は、十分に接続することができる。
2s程度離れている場合には、ノース−基板間のBul
lt −in pot@ntial及び、ゲート電圧に
よるゲート側からの空乏層の伸びによつて、ソースーチ
□ャネル間は、十分に接続することができる。
この実施例の場合、MO8)ランジスタは双方向性とな
り、より一般性をもち、まえ製造工程もソース領域、ド
レイン領域が同時に形成可能なため簡単になるという長
所がある。
り、より一般性をもち、まえ製造工程もソース領域、ド
レイン領域が同時に形成可能なため簡単になるという長
所がある。
また1本発明の構造を得る別の方法としてまず、ドレイ
ン領域を81表面に形成した優、Sトを約0.211m
エピタキシャル成長させ、ドレインを埋設し、その後、
ソース領域、ゲート電極を形成する方法もある。
ン領域を81表面に形成した優、Sトを約0.211m
エピタキシャル成長させ、ドレインを埋設し、その後、
ソース領域、ゲート電極を形成する方法もある。
以上、本発明を用いれば微細トランジスタで大きな問題
となる、ホットエレクトロンのゲート酸化膜への注入に
起因するトランジスタの信頼性低ドを夷積度を低丁させ
ることなく、効果的に改善することができ、しかもゲー
ト〜ドV1ン間容量を減少させることができる。
となる、ホットエレクトロンのゲート酸化膜への注入に
起因するトランジスタの信頼性低ドを夷積度を低丁させ
ることなく、効果的に改善することができ、しかもゲー
ト〜ドV1ン間容量を減少させることができる。
尚、以上の説明に訃いて、NチャネルrJO8トランジ
スタがクリコンJIl板上にデバイスが!a作された場
合について述べたが、PチャネルMO8)2ンジスタに
も適用され、さらには絶縁基板上に形成された?J O
sトランジスタにも同様に適用される・ことはもちろん
である、
スタがクリコンJIl板上にデバイスが!a作された場
合について述べたが、PチャネルMO8)2ンジスタに
も適用され、さらには絶縁基板上に形成された?J O
sトランジスタにも同様に適用される・ことはもちろん
である、
第1図は従来構造のM08トランジスタを示す断面概略
図、第2図(a) 、 (b)はそれぞれpn接合の基
板不純物濃度分布と電界強度分布を示す図、第3図は1
本発明のトランジスタ構造を示す断面概略図、第4図(
1)〜(C)は、本発明を実現する丸めの製造工程を示
す断I[lI略図、1lE5図は、その他の実施例を示
す断面概略図である0図において。 30・・・ソース領域。 31・・・ドレイン領域。 32・・・基板領域。 34・・・ゲート酸化膜。 36・・・ゲート電極。 44.46・・・レジスト。 (7317)代理人 弁理士 則 近 憲 佑(はが1
名)第2図 P1#冶(面0・り一位置 bn f’−n接合面かうの植1
図、第2図(a) 、 (b)はそれぞれpn接合の基
板不純物濃度分布と電界強度分布を示す図、第3図は1
本発明のトランジスタ構造を示す断面概略図、第4図(
1)〜(C)は、本発明を実現する丸めの製造工程を示
す断I[lI略図、1lE5図は、その他の実施例を示
す断面概略図である0図において。 30・・・ソース領域。 31・・・ドレイン領域。 32・・・基板領域。 34・・・ゲート酸化膜。 36・・・ゲート電極。 44.46・・・レジスト。 (7317)代理人 弁理士 則 近 憲 佑(はが1
名)第2図 P1#冶(面0・り一位置 bn f’−n接合面かうの植1
Claims (1)
- 【特許請求の範囲】 tl)alE1導電型の半導体領域と、この半導体領域
に形成され九第2導電型のソース領域とドレイン領域と
、このノース領域とドレイン領域間の前記半導体領域表
面に絶縁膜を介して形成されたゲート電極とを有する半
導体装置において、前記ソース領域及び前記ドレイン領
域のうち、少なくとも前記ドレイン領域が前記半導体領
域表面下に埋設されていることを特徴とする半導体装置
。 (2)前記ドレイン領域が少なくとも100A以上壜設
されていることを特徴とする特許 範囲嬉1項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56130173A JPS5832462A (ja) | 1981-08-21 | 1981-08-21 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56130173A JPS5832462A (ja) | 1981-08-21 | 1981-08-21 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5832462A true JPS5832462A (ja) | 1983-02-25 |
Family
ID=15027776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56130173A Pending JPS5832462A (ja) | 1981-08-21 | 1981-08-21 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5832462A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4680603A (en) * | 1985-04-12 | 1987-07-14 | General Electric Company | Graded extended drain concept for reduced hot electron effect |
US4691433A (en) * | 1985-04-12 | 1987-09-08 | General Electric Company | Hybrid extended drain concept for reduced hot electron effect |
JP2002543593A (ja) * | 1999-04-22 | 2002-12-17 | アクレオ アーベー | 高温利用可能なSiC電界効果トランジスタ、前記トランジスタの使用およびその製造方法 |
EP1577952A1 (en) * | 2004-03-09 | 2005-09-21 | STMicroelectronics S.r.l. | High voltage insulated gate field-effect transistor and method of making the same |
-
1981
- 1981-08-21 JP JP56130173A patent/JPS5832462A/ja active Pending
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