JPS583198A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPS583198A JPS583198A JP56101588A JP10158881A JPS583198A JP S583198 A JPS583198 A JP S583198A JP 56101588 A JP56101588 A JP 56101588A JP 10158881 A JP10158881 A JP 10158881A JP S583198 A JPS583198 A JP S583198A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は各メモリセルの良、不良を判定し、不良の場
合には良品のものと交換するように回路修正を行なうこ
とによって良品率を高めるようにした半導体記憶装置に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention is a semiconductor memory device that increases the rate of non-defective products by determining whether each memory cell is good or bad, and if it is defective, the circuit is modified to replace it with a non-defective one. Regarding.
半導体記憶装置（以下単にメモリと略称する）ではたと
え１ビツトのメモリセルのみが不良であっても不良品と
なる。そこでメモリセルの数の極めて多い大容量メモリ
では、主記憶部と予備記憶部のように二つの記憶部を設
けることが一般的である。このメモリは、製造時では主
記憶部内のメモリセルが使用されるような配線状態とし
ておき、このメモリの完成後に上記主記憶部内のすべて
のメモリセルの良、不良を判定し、不良のメモリセルが
あれば配線を変更することによってこのメモリセルを予
備記憶部内の良品のメモリセルと交換して、本来では不
良品となるメモリを回路修正によって良品化するもので
ある。In a semiconductor memory device (hereinafter simply referred to as a memory), even if only one bit of memory cell is defective, it becomes a defective product. Therefore, in a large-capacity memory having an extremely large number of memory cells, it is common to provide two storage sections, such as a main storage section and a spare storage section. During manufacturing, this memory is wired in such a way that the memory cells in the main memory are used, and after the memory is completed, all memory cells in the main memory are determined to be good or bad, and any defective memory cells are If there is, the memory cell is replaced with a good memory cell in the spare storage section by changing the wiring, and the memory, which is originally a defective memory cell, is made into a good memory cell by modifying the circuit.
ところで上記主記憶部内のメモリセルの良。By the way, the quality of the memory cells in the main memory section is high.
不良判定、交換は、従来では外部テスト装置を用いるこ
とによって行なっている。しかしながらこの外部テスト
装置は価格が極めて高価であるため、従来では、メモリ
セルの良、不良判定およびメモリセルの交換処理に要す
るコストが高価となる欠点がある。Conventionally, defect determination and replacement have been performed using external test equipment. However, since this external test device is extremely expensive, the conventional method has the drawback that the cost required for determining whether the memory cell is good or bad and for replacing the memory cell is high.
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、メモリセルからなる主記憶部と予備
記憶部とを備え主記憶部内の不良のメモリセルを予備記
憶部内の良品と交換するような半導体記憶装置において
、メモリセルの良、不良の判定および交換処理に要する
コストを安価とすることができる半導体記憶装置を提供
することにある。This invention has been made in consideration of the above circumstances, and its purpose is to provide a main memory section and a spare memory section consisting of memory cells, and replace defective memory cells in the main memory section with good ones in the spare memory section. It is an object of the present invention to provide a semiconductor memory device that can be replaced with a semiconductor memory device, in which the cost required for determining whether a memory cell is good or bad and for replacement processing can be reduced.
以下図面を参照してこの発明の一実施例を説明する。第
１図において１は複数のメモリセルからなるデータ記憶
部であり、このデータ記憶部１は主記憶部ＩＡと予備記
憶部ＩＢとから構成されている。上記データ記憶部１内
の主記憶部ＩＡおよび予備記憶部ＩＢとは、グログラマ
ブルＲＯＭによって構成されたアドレスデコーダ２によ
ってアドレス指定されるようになっているが、製造後の
段階では主記憶部ＩＡ内のメモリセルのみがアドレス指
定されるようにアドレスデコーダ２がグロダラムされて
いる。また３は通常のデータ書き込み時および読み出し
時に上記アドレスデコーダ２にアドレス信号を与えるだ
めのアドレス信号線であり、４は上記アドレスデコーダ
２によってアドレス指定されるデータ記１意部１内のメ
モリセルに書き込むだめのあるいはメモリセルから読み
出されるデータを伝達するためのデータ線である。そし
て上記データ記憶部１とアドレスデコーダ２には外部か
らの電源電圧ｖｃｃが直接与えられるようになっている
。上記データ記憶部１とアドレスデコーダ２とで通常の
メモリ（半導体記憶装置）を構成するが、この発明のメ
モリではこの他にアドレスカウンタ５、データ発生回路
６、データ比較回路７、電源切り離し回路８、制御回路
９およびフーーズ１０からなるテスト制御回路１１を設
け、このテスト制御回路エユを上記データ記ｉ意部１お
よびアドレスデコーダ２と共に同一の集積回路内に形成
して１チツグ化するようにしたものである。そしてテス
ト制御口ＭＪＪ内のアドレスカウンタ５、データ発生回
路６、データ比較回路７、電源切り離し回路８および制
御回路９はフーーズ１０を介して上記電源電圧ｖｃｃが
与えられるようになっていて、この電圧が与えられると
それぞれ動作を開始するようになっている。An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, reference numeral 1 denotes a data storage section consisting of a plurality of memory cells, and this data storage section 1 is composed of a main storage section IA and a spare storage section IB. The main memory section IA and the spare memory section IB in the data storage section 1 are designed to be addressed by an address decoder 2 constituted by a programmable ROM. The address decoder 2 is programmed so that only the memory cells in the memory cell are addressed. Further, 3 is an address signal line for supplying an address signal to the address decoder 2 during normal data writing and reading, and 4 is an address signal line for supplying an address signal to the address decoder 2 during normal data writing and reading. This is a data line for transmitting data to be written or read from a memory cell. The data storage section 1 and address decoder 2 are directly supplied with an external power supply voltage vcc. The data storage section 1 and address decoder 2 constitute a normal memory (semiconductor storage device), but the memory of the present invention also includes an address counter 5, a data generation circuit 6, a data comparison circuit 7, and a power disconnection circuit 8. A test control circuit 11 consisting of a control circuit 9 and a foodstuff 10 is provided, and the test control circuit 11 is formed in the same integrated circuit together with the data storage section 1 and address decoder 2 to form one chip. It is something. The address counter 5, data generation circuit 6, data comparison circuit 7, power supply disconnection circuit 8, and control circuit 9 in the test control port MJJ are supplied with the power supply voltage vcc through the whoos 10. Each of them starts its operation when given.
アドレスカウンタ５は制御回路９から送られてくるノ母
ルスを順次カウントシ、このカウント値をアドレス信号
として上記アドレスデコーダ２に送る。したがってアド
レスカウンタ５がノ臂ルスを順次カウントしている時に
は、アドレスデコーダ２によって主記憶部ＩＡ内のメモ
リセルが順次アドレス指定される。The address counter 5 sequentially counts the master pulses sent from the control circuit 9 and sends this count value to the address decoder 2 as an address signal. Therefore, when the address counter 5 is sequentially counting the elbows, the address decoder 2 sequentially addresses the memory cells in the main memory section IA.
データ発生回路６は、制御回路９の制御の下に、主記憶
部１内の各メモリセルの良、不良を判定するためのデー
タを発生し、このデータが主記憶部ＩＡに送られると共
にデータ比較回路７にも送られる。The data generation circuit 6 generates data for determining whether each memory cell in the main memory section 1 is good or bad under the control of the control circuit 9, and this data is sent to the main memory section IA. It is also sent to the comparison circuit 7.
上記データが送られると、主記憶部ＩＡはアドレスデコ
ーダ２によってアドレス指定されたメモリセル内にこの
データをいったん記憶し、５−
再びこのデータを読み出す。そしてこの読み出されたデ
ータはデータ比較回路７に送られる。When the above data is sent, the main memory section IA temporarily stores this data in the memory cell addressed by the address decoder 2, and then reads the data again. This read data is then sent to the data comparison circuit 7.
データ比較回路７は、制御回路９の制御の下に、データ
発生回路６からのデータと主記憶部ＩＡ内のメモリセル
から読み出されたデータとを比較することによってその
メモリセルの良。Under the control of the control circuit 9, the data comparison circuit 7 compares the data from the data generation circuit 6 with the data read from the memory cells in the main memory section IA to determine the quality of the memory cells.
不良を判定し、この判定結果は制御回ｊ１２！９に送ら
れる。It is determined that it is defective, and the result of this determination is sent to the control circuit j12!9.
制御回路９は上記データ比較回路７から送られてくる判
定結果に基づいて、アドレスカウンタ５にパルスを再び
送るかあるいはアドレスデコーダ２に再プログラムの指
令を送る。Based on the determination result sent from the data comparison circuit 7, the control circuit 9 sends a pulse again to the address counter 5 or sends a reprogram command to the address decoder 2.
アドレスデコーダ２は再プログラムの指令が送られてく
ると、その直前に良、不良の判定が行なわれたメモリセ
ルが不良であるものとして再プログラムを実行し、不良
メモリセルのある行アドレスあるいは列アドレスを予備
記憶部ＩＢ内のメモリセルに対応したものと交換する。When the address decoder 2 receives a reprogramming command, it executes the reprogramming assuming that the memory cell that was determined to be good or bad just before is defective, and executes the reprogramming at the row address or column where the defective memory cell is located. The address is exchanged with one corresponding to the memory cell in the spare storage section IB.
したがって記憶部ＩＡ内の不良メモリセルは予備記憶部
ＩＢ内の良品のメモリセルと交換され６−
ることになる。Therefore, the defective memory cell in the memory section IA is replaced with a good memory cell in the spare memory section IB.
また制御回路９は主記憶部ＩＡ内のすべてのメモリセル
に対する良、不良の判定、交換が終了すると電源切り離
し回路８に電源切り離しの指令を送る。Further, when the determination and replacement of all memory cells in the main memory section IA as good or bad are completed, the control circuit 9 sends a power disconnection command to the power disconnection circuit 8.
電源切り離し回路８は電源切り離しの指令が送られてく
ると、内部に持つ電圧昇圧回路を動作させて高電圧を得
て、この高電圧を使用してフｓ、−，ｅｌＯを溶断する
ことによってテスト制御回路１１を電源電圧■ｃｏから
切シ離す。When the power supply disconnection circuit 8 receives a command to disconnect the power supply, it operates an internal voltage booster circuit to obtain a high voltage, and uses this high voltage to fuse the fuse s,-,elO. The test control circuit 11 is disconnected from the power supply voltage CO.
したがって外部から電源電圧ｖｃｃを与えることによっ
て、自動的に主記憶部ＩＡ内のすべてのメモリセルに対
して良、不良の判定、およびメモリの交換が行なわれる
。Therefore, by applying the power supply voltage vcc from the outside, all the memory cells in the main memory section IA are automatically determined to be good or bad, and the memory is replaced.
このように上記メモリはメモリセルの良、不良判定のた
めの手段、メモリセル交換のための手段を同一集積回路
内に設けた構成となっているために、個々のチ、！サイ
ズは大きくなるが大量生産の効果によって、従来のよう
に外部テスト装置を使用した場合よりも、メモリセルの
良、不良の判定および交換処理に要するコストを安価と
することができる。しかも良、不良の判定、メモリセル
の交換が終了した後はテスト制御回路ＬＬが電源から切
り離されるために、実際にこのメモリを使用する時には
余分な電力を消費することがない。As described above, since the above-mentioned memory has a structure in which a means for determining whether a memory cell is good or bad and a means for replacing a memory cell are provided in the same integrated circuit, each individual chip, ! Although the size is larger, due to the effect of mass production, the cost required for determining whether a memory cell is good or bad and for replacing it can be lower than when using an external test device as in the past. Moreover, since the test control circuit LL is disconnected from the power supply after determining whether the memory is good or bad and replacing the memory cells, no extra power is consumed when the memory is actually used.
第２図は上記電源切り離し回路８の具体的な構成図であ
る。この回路８はノーマルオン型のデイゾレッション型
ＭＯ８）ランゾスタ２１〜２５とノーマルオフ型のエン
ハンスメン）ＷＭＯ８）ランノスタ２６〜２９およびコ
ンデンサ３ｏからなる電圧昇圧回路１」と、この電圧昇
圧回路Ｌ」−の出力電圧をｆ−）入力とし一端が前記フ
ーーズ１０の一端に、他端がアース電位にそれぞれ接続
されたフーーズ溶断用のエンハンスメント型ＭＯ８）ラ
ンノスタ３２とから構成されている。FIG. 2 is a specific configuration diagram of the power supply disconnection circuit 8. As shown in FIG. This circuit 8 includes a voltage booster circuit 1 consisting of a normally-on type desorption type MO8) Lanzostars 21 to 25 and a normally-off type enhancer WMO8) Lanzostars 26 to 29 and a capacitor 3o, and this voltage booster circuit L. - is input to the output voltage f-), and one end thereof is connected to one end of the aforementioned foods 10, and the other end thereof is connected to the ground potential.
上記構成でなる電源切り離し回路８では、第３図の波形
図に示すように、制御回路９からの指令信号Ａがｖｃｃ
レベルのときには動作せずトランジスタ３２のダートに
与えられる信号Ｅもアース（ＧＮＤ ）レベルである。In the power supply disconnection circuit 8 having the above configuration, as shown in the waveform diagram of FIG. 3, the command signal A from the control circuit 9 is
The signal E applied to the dirt terminal of the transistor 32, which does not operate when the voltage is at the ground level, is also at the ground (GND) level.
ところが信号Ａがアースレベルに変化すると、信号り、
信号Ｂ。However, when signal A changes to ground level, the signal
Signal B.
信号Ｅ、信号Ｂ、信号Ｃ１信号Ｅの順に変化して信号Ｅ
は■。、の２倍の２ｖｃｏに昇圧される。Signal E, signal B, signal C1 changes in the order of signal E
■. The voltage is boosted to 2vco, which is twice that of .
このとき、信号Ｅが２ Ｖｃｃ ＋信号りがＶｃｃ ｒ
信号Ｂが０冊であり、トランジスタ２２のｒ−）電圧は
信号りに対して負の電位となるためにこのトラン・ゾス
タ２２はカットオフするだめ２ｖｏｃに昇圧された信号
Ｅがトランジスタ３２のダートに加わることになる。し
たがってフユーズ１０にはトランジスタ３２を介して大
電流が流れ、この後溶断することになる。At this time, the signal E is 2 Vcc + the signal is Vcc r
Since the signal B is 0, the voltage r-) of the transistor 22 becomes a negative potential with respect to the signal R, so the transistor 22 is cut off, and the signal E boosted to 2 voc becomes the voltage of the transistor 32. will be joining. Therefore, a large current flows through the fuse 10 through the transistor 32, and the fuse 10 is then blown out.
なおこの発明は上記実施例に限定されるものではなく、
たとえばフユーズ１０は単独で設ける場合について説明
したが、これはアドレスデコーダ２を構成するグログラ
マゾルＲＯＭのり？）の一つの素子をフェーズ１０の代
りに用いることもできる。また電圧昇圧回路りの構成も
第２図に示すものに限定されるものではなく種々のもの
が利用できる。Note that this invention is not limited to the above embodiments,
For example, we have explained the case where the fuse 10 is provided alone, but this does not apply to the Glogramazol ROM glue that constitutes the address decoder 2. ) can also be used instead of phase 10. Further, the configuration of the voltage booster circuit is not limited to that shown in FIG. 2, and various configurations can be used.
以上説明したようにこの発明によれば、メモリセルから
なる主記憶部と予備記憶部とを備え９−
たデータ記憶回路と、このデータ記憶回路と同一の集積
回路内に形成されしかもこのデータ記憶回路に与えられ
る電源によって駆動され、上記主記憶部内のすべてのメ
モリセルの良、不良を判定し、不良と判定されたメモリ
セルを上記予備記憶部内のメモリセルと交換すると共に
、上記主記憶部内のすべてのメモリセルに対する判定、
交換が終了した後に、上記電源から切り離されるテスト
制御回路とを具備したことにょシ、大量生産の効果によ
って、メモリセルの良。As explained above, according to the present invention, there is provided a data storage circuit including a main storage section and a spare storage section made up of memory cells, and a data storage circuit formed in the same integrated circuit as the data storage circuit. It is driven by the power supply supplied to the circuit, determines whether all the memory cells in the main memory are good or bad, and replaces the memory cells determined to be defective with the memory cells in the spare memory. Judgment for all memory cells of
By having a test control circuit that is disconnected from the power supply after the replacement is completed, the quality of the memory cells can be improved due to the effect of mass production.
不良の判定および交換処理に要するコストを安価とする
ことができる半導体記憶装置を提供することができる。It is possible to provide a semiconductor memory device that can reduce the cost required for defect determination and replacement processing.
第１図はこの発明の一実施例のブロック構成図、第２図
はその一部の具体図、第３図は第２図回路の各部分の波
形図である。
１・・・データ記憶部、ＩＡ・・・主記憶部、ＩＢ・・
・予備記憶部、２・・・アドレスデコーダ、３・・・ア
ドレス信号線、４・・・データ線、５・・・アドレスカ
ウ１０−
ンタ、６・・・データ発生回路、７・・・データ比較回
路、８・・・電源切り離し回路、９・・・制御回路、１
０・・・フユーズ、１１・・・テスト制御回路、２１〜
２５・・・デイルッション型ＭＯ８トランジスタ、２６
〜２９・・・エンハンスメント型ＭＯＳトランジスタ、
３０・・・コンデンサ、３１・・・電圧昇圧回路、３２
・・・エンハンスメント型ＭＯＳトランジスタ。
出願人代理人 弁理士 鈴 江 武 彦１１−
第１図
一」
＜ ｃｏ ｕ ＯＬＬ＋FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a specific diagram of a part thereof, and FIG. 3 is a waveform diagram of each part of the circuit shown in FIG. 1...Data storage section, IA...Main storage section, IB...
- Spare storage unit, 2...Address decoder, 3...Address signal line, 4...Data line, 5...Address counter, 6...Data generation circuit, 7...Data Comparison circuit, 8... Power supply disconnection circuit, 9... Control circuit, 1
0...Fuse, 11...Test control circuit, 21~
25...Delusion type MO8 transistor, 26
~29... Enhancement type MOS transistor,
30... Capacitor, 31... Voltage booster circuit, 32
...Enhancement type MOS transistor. Applicant's agent Patent attorney Takehiko Suzue 11- Figure 1 ＜cou OLL+
Claims (1)
ータ記憶回路と、このデータ記憶回路と同一の集積回路
内に形成されしかもこのデータ記憶回路に与えられる電
源によって駆動され、上記主記憶部内のすべてのメモリ
セルの良。 不良を判定し、不良と判定されたメモリセルを上記予備
記憶部内のメモリセルと交換すると共に、上記主記憶部
内のすべてのメモリセルに対する判定、交換が終了した
後に、上記電源から切り離されるテスト制御回路とを具
備したことを特徴とする半導体記憶装置。[Scope of Claims] A data storage circuit including a main storage section and a spare storage section made up of memory cells, and a data storage circuit formed in the same integrated circuit as this data storage circuit and driven by a power supply supplied to this data storage circuit. and all memory cells in the main memory section above. A test control that determines whether the memory cell is defective, replaces the determined defective memory cell with a memory cell in the spare storage section, and disconnects the power supply after the determination and replacement of all the memory cells in the main memory section are completed. A semiconductor memory device characterized by comprising a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101588A JPS583198A (en) | 1981-06-30 | 1981-06-30 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101588A JPS583198A (en) | 1981-06-30 | 1981-06-30 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583198A true JPS583198A (en) | 1983-01-08 |
| JPS6142360B2 JPS6142360B2 (en) | 1986-09-20 |
Family
ID=14304541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101588A Granted JPS583198A (en) | 1981-06-30 | 1981-06-30 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583198A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (en) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | Semiconductor memory device incorporating self-diagnostic circuit |
| JPS60109099A (en) * | 1983-11-18 | 1985-06-14 | Nippon Telegr & Teleph Corp <Ntt> | Defect detection and switching system of semiconductor memory device |
| JPS63164100A (en) * | 1986-12-26 | 1988-07-07 | Hiroshi Nakamura | Semiconductor integrated circuit memory |
| JPH03500099A (en) * | 1987-08-26 | 1991-01-10 | シーメンス、アクチエンゲゼルシヤフト | Apparatus and method for checking and locating defective circuits in memory modules |
| EP0886379A1 (en) * | 1994-03-30 | 1998-12-23 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
-
1981
- 1981-06-30 JP JP56101588A patent/JPS583198A/en active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59185098A (en) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | Semiconductor memory device incorporating self-diagnostic circuit |
| JPS6236317B2 (en) * | 1983-04-04 | 1987-08-06 | Oki Electric Ind Co Ltd | |
| JPS60109099A (en) * | 1983-11-18 | 1985-06-14 | Nippon Telegr & Teleph Corp <Ntt> | Defect detection and switching system of semiconductor memory device |
| JPS63164100A (en) * | 1986-12-26 | 1988-07-07 | Hiroshi Nakamura | Semiconductor integrated circuit memory |
| JPH03500099A (en) * | 1987-08-26 | 1991-01-10 | シーメンス、アクチエンゲゼルシヤフト | Apparatus and method for checking and locating defective circuits in memory modules |
| EP0886379A1 (en) * | 1994-03-30 | 1998-12-23 | Matsushita Electric Industrial Co., Ltd. | Voltage-level shifter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142360B2 (en) | 1986-09-20 |
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