JPS583196A - イメ−シ処理のためのメモリ・システム - Google Patents
イメ−シ処理のためのメモリ・システムInfo
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- JPS583196A JPS583196A JP56101497A JP10149781A JPS583196A JP S583196 A JPS583196 A JP S583196A JP 56101497 A JP56101497 A JP 56101497A JP 10149781 A JP10149781 A JP 10149781A JP S583196 A JPS583196 A JP S583196A
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- mode
- ecc
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- General Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特公昭５４−３９０９８号公報に開示された
発明の改良に関するもので、イメージ処理向き機能を含
むメモリシステムに、誤り修正符号（ＥＣＣ）機能を付
加する方式に関するものである。
発明の改良に関するもので、イメージ処理向き機能を含
むメモリシステムに、誤り修正符号（ＥＣＣ）機能を付
加する方式に関するものである。
今、例として、ラスクスキャン方式で採取されたデータ
を、９０″反時計方向に回転して、再びラスクスキャン
方式の順で出力されるケースを考えてみる。
を、９０″反時計方向に回転して、再びラスクスキャン
方式の順で出力されるケースを考えてみる。
第１図に示すように、ラスクスキャン方式では、イメー
ジ配列上、ｊの増加方向にデータを採取し、ｊ ＝ ｊ
ｍａｘの次は、ｉ＋ｉ ＋１ 、ｊぐＯの順でデータを
採取する。したがって実際のメモリ上では、ＩＸｐｑモ
ードで書込み／読出しがなされる必要がある。
ジ配列上、ｊの増加方向にデータを採取し、ｊ ＝ ｊ
ｍａｘの次は、ｉ＋ｉ ＋１ 、ｊぐＯの順でデータを
採取する。したがって実際のメモリ上では、ＩＸｐｑモ
ードで書込み／読出しがなされる必要がある。
誤り修正符号ＥＣＣの無い場合には、第２図に示すよう
に、イメージ処理用メモリ１において、所定のアドレス
からＩＸｐｑモードで、所定回数読出したデータｔ、第
２の所定のアドレスへｐｑ×１モードで、所定回数書込
む方法を用い、非常に簡単に済ますことができる。しか
し、これにＥＣＣを付加すると、ＩＸｐｑモードで読出
したデータを、その−！まｐｑＸ１モードで１回で書込
むことは出来な（なり、この場合、１ビツトづつ９９回
に分けて格納することが必要になってしまう。これでは
、従来のメモリと少しも変わらないことになる。これは
、ワード単位に区切ってエラーの検出／修正を行うパリ
ティ・チェックやＥＣＣＫ不可避の問題である。
に、イメージ処理用メモリ１において、所定のアドレス
からＩＸｐｑモードで、所定回数読出したデータｔ、第
２の所定のアドレスへｐｑ×１モードで、所定回数書込
む方法を用い、非常に簡単に済ますことができる。しか
し、これにＥＣＣを付加すると、ＩＸｐｑモードで読出
したデータを、その−！まｐｑＸ１モードで１回で書込
むことは出来な（なり、この場合、１ビツトづつ９９回
に分けて格納することが必要になってしまう。これでは
、従来のメモリと少しも変わらないことになる。これは
、ワード単位に区切ってエラーの検出／修正を行うパリ
ティ・チェックやＥＣＣＫ不可避の問題である。
この問題を避ける方式としては、メモリ全体を三重化し
、同一データを書込んでおいて、読出したときには多数
決で正しいデータを選択する方式が考えられる。これな
らば、上記した矛盾は解決されるが、その反面、メモリ
のコストは割高なものになる。
、同一データを書込んでおいて、読出したときには多数
決で正しいデータを選択する方式が考えられる。これな
らば、上記した矛盾は解決されるが、その反面、メモリ
のコストは割高なものになる。
第３図に示した方式は、この点ケ考慮しながら、メモリ
のコストアップを避けるため少量部分だけ三重化し、残
りは、ＥＣＣによってデータ修正を行おうとするもので
ある。図において、２はイメージ処理用メモリ、３は最
初のデータが格納されているメモリ域、４ 、４’、
４“は三重化メモリ域、５は最終格納メモリ域、ＥＣＣ
は領域３のデータに対するものである。
のコストアップを避けるため少量部分だけ三重化し、残
りは、ＥＣＣによってデータ修正を行おうとするもので
ある。図において、２はイメージ処理用メモリ、３は最
初のデータが格納されているメモリ域、４ 、４’、
４“は三重化メモリ域、５は最終格納メモリ域、ＥＣＣ
は領域３のデータに対するものである。
まず、最初のメモリ域３にある所定のアドレスからＩＸ
ｐｑモードで所定回数読出したデータを一旦、三重化さ
れたメモリ域４．４’、４’へ、ｐｑ×１モードで書込
んでおく。次に、これＹ Ｉ Ｘ ｐｑモードで多数決
方式により読出して、語境界に注意しながら、最終格納
メモリ域５にある第２の所定のアドレスへ、ＩＸｐｑモ
ードで書いて行く。
ｐｑモードで所定回数読出したデータを一旦、三重化さ
れたメモリ域４．４’、４’へ、ｐｑ×１モードで書込
んでおく。次に、これＹ Ｉ Ｘ ｐｑモードで多数決
方式により読出して、語境界に注意しながら、最終格納
メモリ域５にある第２の所定のアドレスへ、ＩＸｐｑモ
ードで書いて行く。
３−
この場合、第２図について述べた方式、または全面三重
化の方式に比べて２度手間にはなるが、前述した１ビツ
トずつ処理する方式よりは、はるかに速く処理すること
ができる。なお、第２の所定アドレスを該三重化された
メモリ域に取ることができるならば、二度手間は避けら
れるが、この場合、それに必要なだけの十分なメモリ域
が必要になり、場合によっては、全面三重化方式と大差
ないものになる。
化の方式に比べて２度手間にはなるが、前述した１ビツ
トずつ処理する方式よりは、はるかに速く処理すること
ができる。なお、第２の所定アドレスを該三重化された
メモリ域に取ることができるならば、二度手間は避けら
れるが、この場合、それに必要なだけの十分なメモリ域
が必要になり、場合によっては、全面三重化方式と大差
ないものになる。
本発明は、このようなこれまでの方式がもつ種々の欠点
を解決し、イメージ操作のための種々のアクセス・モー
ドに対して、常にＥＣＣ機能を適用したメモリ動作を可
能にし、必要とする記憶容量も比較的小さいメモリ・シ
ステムを提供するものである。本発明はまた、ＥＣＣメ
モリに対する効率的なアドレッシング方法を提供するも
のである。
を解決し、イメージ操作のための種々のアクセス・モー
ドに対して、常にＥＣＣ機能を適用したメモリ動作を可
能にし、必要とする記憶容量も比較的小さいメモリ・シ
ステムを提供するものである。本発明はまた、ＥＣＣメ
モリに対する効率的なアドレッシング方法を提供するも
のである。
本発明は、そのため以下に示す構成ｔもつものである。
Ｐ ＋ｑ＋Ｒおよび５ｙａ−設計パラメータとしてブ４
− 一ル値を有するイメージ点Ｉ（ｉ、ｊ）（但しＯ≦ｉ（
Ｒ，ｐおよび０≦ｊ＜８−ｑ）からなるＲ・ｐＸｓ−ｑ
イメージ配列を記憶することができ、上記イメージ配列
のＩ Ｘｐ ｑ！たは、ｐＸｑの任意の副配列における
２９個のイメージ点が単一のメモリ・サイクルで読出し
、ｔｙ二は書込みされ得るワード編成型ランダムアクセ
スメモリシステムにして、各々がＲ８個以上のイメージ
点を、異った記憶位置に記憶しうる２９個の記憶モジュ
ールで構成され、かつ各記憶モジュールにおいて、１つ
の記憶位置のみが一時にアクセスされ得るような記憶手
段とイメージ点Ｉ（ｉ＋ｊ）に関しては、Ｍ（ｉ 、
ｊ ）番目の記憶モジュールの記憶位置Ａ（’１ｊ）か
ら読出したり、該記憶位置Ａ （Ｊ ＋ｊ）へ書込んだ
りするためのアクセス手段とを有するメモリ・システム
において、 ＥＣＣ用メモリンそなえ、該ＥＣＣ用メモリに格納され
る該ＢＣＣコードは、等間隔に分けられた、ＩＸｐｑま
たはＩ）Ｘｑの１万または双方の重複しないイメージ副
配列から生成されることを特徴とするイメージ処理のた
めのメモリ・システム。
− 一ル値を有するイメージ点Ｉ（ｉ、ｊ）（但しＯ≦ｉ（
Ｒ，ｐおよび０≦ｊ＜８−ｑ）からなるＲ・ｐＸｓ−ｑ
イメージ配列を記憶することができ、上記イメージ配列
のＩ Ｘｐ ｑ！たは、ｐＸｑの任意の副配列における
２９個のイメージ点が単一のメモリ・サイクルで読出し
、ｔｙ二は書込みされ得るワード編成型ランダムアクセ
スメモリシステムにして、各々がＲ８個以上のイメージ
点を、異った記憶位置に記憶しうる２９個の記憶モジュ
ールで構成され、かつ各記憶モジュールにおいて、１つ
の記憶位置のみが一時にアクセスされ得るような記憶手
段とイメージ点Ｉ（ｉ＋ｊ）に関しては、Ｍ（ｉ 、
ｊ ）番目の記憶モジュールの記憶位置Ａ（’１ｊ）か
ら読出したり、該記憶位置Ａ （Ｊ ＋ｊ）へ書込んだ
りするためのアクセス手段とを有するメモリ・システム
において、 ＥＣＣ用メモリンそなえ、該ＥＣＣ用メモリに格納され
る該ＢＣＣコードは、等間隔に分けられた、ＩＸｐｑま
たはＩ）Ｘｑの１万または双方の重複しないイメージ副
配列から生成されることを特徴とするイメージ処理のた
めのメモリ・システム。
以下に、本発明を図面にしたがって詳述する。
第４図から第７図までは、それぞれ本発明の詳細な説明
するための実施例の図である。
するための実施例の図である。
第４図に示す方式は、第３図のものと同じ効果の得られ
る方式であるが、ハードウェア的に負担となるメモリの
三重化方式を避けるように工夫されている。図において
、６．６’はイメージ処理用メモリ、７．７’は最初の
データが格納されているメモリ域、８．８’は中間バッ
ファ域、９．９’は最終データ格納メモリ域である。ま
た第４図（ａ）は、メモリ域７から、データＹＩＸｐｑ
モードで読出して、これを中間バッファ８を介して９０
°回転させてメモリ域９に書込む場合を示し、他方、第
４図（ｂ）は、メモリ域７′から、データ’ｖｐ ｘｑ
モードで読出して、これを中間バッファ８′ヲ介して９
０゜回転させてメモリ域９′に書込む場合を示している
。
る方式であるが、ハードウェア的に負担となるメモリの
三重化方式を避けるように工夫されている。図において
、６．６’はイメージ処理用メモリ、７．７’は最初の
データが格納されているメモリ域、８．８’は中間バッ
ファ域、９．９’は最終データ格納メモリ域である。ま
た第４図（ａ）は、メモリ域７から、データＹＩＸｐｑ
モードで読出して、これを中間バッファ８を介して９０
°回転させてメモリ域９に書込む場合を示し、他方、第
４図（ｂ）は、メモリ域７′から、データ’ｖｐ ｘｑ
モードで読出して、これを中間バッファ８′ヲ介して９
０゜回転させてメモリ域９′に書込む場合を示している
。
第４図のシステムの場合、各メモリ域のデータに対して
ＢＣＣが付加される。ここでは、メモリを領域に分けて
ＩＸｐｑモード、ｐｑＸ１モードまたはｐｘｑモードと
、アクセスタイプに対応させてＥＣ（Ｊ生成している。
ＢＣＣが付加される。ここでは、メモリを領域に分けて
ＩＸｐｑモード、ｐｑＸ１モードまたはｐｘｑモードと
、アクセスタイプに対応させてＥＣ（Ｊ生成している。
領域の分は方は、ハードウェアで物理アドレスに固定し
ても良いし、ソフトである一定の大きさ毎に自由に指定
できるようにしても良い。この場合釜モードが入り混じ
っても差支えない。また、上記第３図の三重化メモリ域
に対応する第４図の中間バッファ８，８′は必要なだけ
太き（取ることも可能なので、この中間バッファそのも
のを第２の所定アドレスとシテ指定してもよい。
ても良いし、ソフトである一定の大きさ毎に自由に指定
できるようにしても良い。この場合釜モードが入り混じ
っても差支えない。また、上記第３図の三重化メモリ域
に対応する第４図の中間バッファ８，８′は必要なだけ
太き（取ることも可能なので、この中間バッファそのも
のを第２の所定アドレスとシテ指定してもよい。
このように、領域によってＥＣＣコードの生成方法を取
り替えるのはきわめて有効な方法であるが、他の問題は
、ＦＣＣ（よ（使用されるもので６〜７ビツト）自身の
アドレスをどのように指定するかである。ＩＸｐｑモー
ド時のアドレッシングと他のｐｑＸｌまたは、ｐｘｑモ
ード時のアドレッシングを独立に決めた場合、領域が異
なるのにアドレスが一致してしまうケースも発生しうる
。
り替えるのはきわめて有効な方法であるが、他の問題は
、ＦＣＣ（よ（使用されるもので６〜７ビツト）自身の
アドレスをどのように指定するかである。ＩＸｐｑモー
ド時のアドレッシングと他のｐｑＸｌまたは、ｐｘｑモ
ード時のアドレッシングを独立に決めた場合、領域が異
なるのにアドレスが一致してしまうケースも発生しうる
。
もつとも素直なアドレッシングの仕方は、第５図（ａ）
ｓ （ｂ） 、 （Ｃ） Ｋ示すようなものである。
ｓ （ｂ） 、 （Ｃ） Ｋ示すようなものである。
第５図（ａ） ７−
はＩＸｐｑモード（ｔ＝０）のアクセスが可能な例、第
５図（ｂ）はｐｘｑモード（ｔ＝１）のアクセスが可能
な例、そして第５図（Ｃ）はＩＸＩ）ｑモードとｐｘｑ
モードとのアクセス可能領域が混在（ｔ＝０／ｌ ＝１
） ｔ、ている例、をそれぞれ示している。
５図（ｂ）はｐｘｑモード（ｔ＝１）のアクセスが可能
な例、そして第５図（Ｃ）はＩＸＩ）ｑモードとｐｘｑ
モードとのアクセス可能領域が混在（ｔ＝０／ｌ ＝１
） ｔ、ている例、をそれぞれ示している。
これらの図はいずれもＳ≧８７・ｓ ＝ ｐ ｒとして
ｐ＝＝ｑ＝４ 、ｒ＝２ 、Ｓ＝８の場合を示しである
。
ｐ＝＝ｑ＝４ 、ｒ＝２ 、Ｓ＝８の場合を示しである
。
なお、第５図（Ｃ）の場合ｔ＝ｉではｉ％＆ｐ＝２指定
時のみＥＣＣｙａｌ′有効とする。これｔ式で表わせば
、ＥＣＣのアドレスをＡｇｃｃ（ｉ、ｊ、ｔ）とすれば
、ＡＪｃｃ（ｉ 、 ｊ 、す＝Ｔｘ（ｔｘｒ＋ｊｌｐ
ｑ）＋ｔ×（（ｉ／ｐ）×Ｓ＋ｊ〆ｑ） となる。なお記号「／」は剰余を切捨てた商を表わし、
記号「７．／、Ｊ は剰余を表わしている。この式を
計算して得られる論理アドレス（■、■、■。
時のみＥＣＣｙａｌ′有効とする。これｔ式で表わせば
、ＥＣＣのアドレスをＡｇｃｃ（ｉ、ｊ、ｔ）とすれば
、ＡＪｃｃ（ｉ 、 ｊ 、す＝Ｔｘ（ｔｘｒ＋ｊｌｐ
ｑ）＋ｔ×（（ｉ／ｐ）×Ｓ＋ｊ〆ｑ） となる。なお記号「／」は剰余を切捨てた商を表わし、
記号「７．／、Ｊ は剰余を表わしている。この式を
計算して得られる論理アドレス（■、■、■。
・・・）は、ｔ ＝Ｑのときもｔ＝１のときも物理アド
レスに一致する。
レスに一致する。
しかし、第５図（Ｃ）のような混在モードの場合を ８
− 考えると、物理アドレスが１＝０とｔ＝１とで共通にな
っているので混乱が生じる。すなわち、ｔ＝０モードで
■番地にイメージ・データを書き込んだ後、ｔ＝１モー
ドで■をアクセスすると、ＢＣＣビットには、丁でに■
番地のデータに合わせたコードが入っているので、エラ
ーが発生する。
− 考えると、物理アドレスが１＝０とｔ＝１とで共通にな
っているので混乱が生じる。すなわち、ｔ＝０モードで
■番地にイメージ・データを書き込んだ後、ｔ＝１モー
ドで■をアクセスすると、ＢＣＣビットには、丁でに■
番地のデータに合わせたコードが入っているので、エラ
ーが発生する。
このような事態を避けるには、１＝０の領域とｔ＝１の
領域の取り方に制限Ｙ設ければ良い。すなわち、ｔ＝１
モードの領域ＹｉＩｐ＝Ｏの所で区切るように制限する
と、１＝０とｔ＝１とで同じＡＩＣＣ（ｉ 、 ｊ ＋
ｔ ）が生じる場合がな（なり、競合を避けることが
できる。
領域の取り方に制限Ｙ設ければ良い。すなわち、ｔ＝１
モードの領域ＹｉＩｐ＝Ｏの所で区切るように制限する
と、１＝０とｔ＝１とで同じＡＩＣＣ（ｉ 、 ｊ ＋
ｔ ）が生じる場合がな（なり、競合を避けることが
できる。
第６図（ａｔ ＋ （ｂ） ｒ （ｃ）は、上記のよう
な制約を無（した他のアドレッシング法の例である。イ
メージ処理用メモリ・システムにおいては、取扱５ｐＱ
個のイメージ点の各ビットθ〜（ｐｑ−１）に対するア
ドレッシングは、同一モジュール内にあっても、ｉ、ｊ
が異なればｔ＝０．１の如何に拘らず、異なった所にア
ドレッシングされるように考慮されているので、その点
に着目してその内の１つに＝ｏのビットと全（同じアド
レッシングをＥＣＣアドレスに施したものである。すな
わち、本願と同時出願の特願昭 に記載されている成性） Ａｋ＝Ａ（ｉ＋ｔ＋９ｕｖ／’Ｑ ＊ ｊ＋ｔＸ７ｕｖ
＋ｔＸ？ｖＩＱ）Ｋ、に＝０（従ってｕ＝ｖ＝０）８４
１′代入し、ＥＣＣの境界条件を考慮して■。＝０ （
′ｆなゎち、ＬＴ（ｖ＋ｖ（１）＝Ｏ）と置いて得られ
る式％式％（） （（ （ ） で以ってアドレッシングしである。
な制約を無（した他のアドレッシング法の例である。イ
メージ処理用メモリ・システムにおいては、取扱５ｐＱ
個のイメージ点の各ビットθ〜（ｐｑ−１）に対するア
ドレッシングは、同一モジュール内にあっても、ｉ、ｊ
が異なればｔ＝０．１の如何に拘らず、異なった所にア
ドレッシングされるように考慮されているので、その点
に着目してその内の１つに＝ｏのビットと全（同じアド
レッシングをＥＣＣアドレスに施したものである。すな
わち、本願と同時出願の特願昭 に記載されている成性） Ａｋ＝Ａ（ｉ＋ｔ＋９ｕｖ／’Ｑ ＊ ｊ＋ｔＸ７ｕｖ
＋ｔＸ？ｖＩＱ）Ｋ、に＝０（従ってｕ＝ｖ＝０）８４
１′代入し、ＥＣＣの境界条件を考慮して■。＝０ （
′ｆなゎち、ＬＴ（ｖ＋ｖ（１）＝Ｏ）と置いて得られ
る式％式％（） （（ （ ） で以ってアドレッシングしである。
この場合には、第６図（Ｃ）の混在モードのときでも前
述のようなＥＣＣアドレスの競合は生じない。
述のようなＥＣＣアドレスの競合は生じない。
なお、第６図（Ｃ）の場合、ｔ＝１ではｉ、＆ｐ＝２指
定時のみＥＣＣを有効とする。
定時のみＥＣＣを有効とする。
第７図（ａ） ＊ （ｂｌ ｔ （ｃ） Ｋ示したもの
は更に他のアドレッシングの例である。今度は前掲式Ｋ
ｋ＝０ （（ｕ ＝ ｖ ＝ Ｏ）またはに＝１５ （
ｕ＝ｖ＝３ ）Ｙ代入し、前者によって得られるアドレ
ス９ＥＣＣビツトのＣ０〜Ｃ３に、後者によって得られ
るアドレス９ＥＣＣビツトのＣ４〜Ｃ６に割り振ってい
る。アドレスの計算式は次のようになる。
は更に他のアドレッシングの例である。今度は前掲式Ｋ
ｋ＝０ （（ｕ ＝ ｖ ＝ Ｏ）またはに＝１５ （
ｕ＝ｖ＝３ ）Ｙ代入し、前者によって得られるアドレ
ス９ＥＣＣビツトのＣ０〜Ｃ３に、後者によって得られ
るアドレス９ＥＣＣビツトのＣ４〜Ｃ６に割り振ってい
る。アドレスの計算式は次のようになる。
ｘ、ｏ（ｉ、ｊ 、ｔ） ＝ ［ｉ＋ｔｘ（ｐ−（リフ
１）＋ｉ、／’ｑ）、ｌｌｐ ）・ＥＱ（（ｉ％、／ｐ
＋ｊ／ｑ Ｖｌｐ ＋Ｏ）コ×ｒ十ｊ／ｐｑ Ａｌｓ（ｉ、ｊ＋Ｄ＝ ［ｉ＋ｔｘ（ｐ−１−（ｉＩｐ
＋ｊ／／ｑ）、ｆｐ）］ｘｒ＋ｊ、／／ｐｑ なお、第７図（Ｃ）の場合、ｔ＝１ではしダｐ＝２指定
時のみＥＣＣ有効とされる。
１）＋ｉ、／’ｑ）、ｌｌｐ ）・ＥＱ（（ｉ％、／ｐ
＋ｊ／ｑ Ｖｌｐ ＋Ｏ）コ×ｒ十ｊ／ｐｑ Ａｌｓ（ｉ、ｊ＋Ｄ＝ ［ｉ＋ｔｘ（ｐ−１−（ｉＩｐ
＋ｊ／／ｑ）、ｆｐ）］ｘｒ＋ｊ、／／ｐｑ なお、第７図（Ｃ）の場合、ｔ＝１ではしダｐ＝２指定
時のみＥＣＣ有効とされる。
このような対応付けは、例えば（ｂ）の斜線で示した部
分のように同−論理アドレスに対して、物理アドレスは
整列しな（なるが、たとえばアドレスＡｏの出力をＥＣ
ＣビットのＣ０〜Ｃ６の全てに供給するよりは負荷の分
散が計れて、ハードウェア的にはメリットがある。
分のように同−論理アドレスに対して、物理アドレスは
整列しな（なるが、たとえばアドレスＡｏの出力をＥＣ
ＣビットのＣ０〜Ｃ６の全てに供給するよりは負荷の分
散が計れて、ハードウェア的にはメリットがある。
１１−
このようＫして、ｋ＝０〜（ｐｑ−１）の重複馨許す任
意のｍ個（ｍはＥＣＣビット数）を選んでＥＣＣビット
用アドレスに用いることができる。
意のｍ個（ｍはＥＣＣビット数）を選んでＥＣＣビット
用アドレスに用いることができる。
この方式ではＥＣＣ用アドレスを特に計算する必要がな
く、ハード的にはＦ３ＣＣコードを書込むセットタイミ
ングおよびチェックするタイミングケ必要とするだけで
ある。因みに、第５図の方式では１＝００場合とｔ＝１
の場合についてのＯＲ回路が必要とされる。
く、ハード的にはＦ３ＣＣコードを書込むセットタイミ
ングおよびチェックするタイミングケ必要とするだけで
ある。因みに、第５図の方式では１＝００場合とｔ＝１
の場合についてのＯＲ回路が必要とされる。
以上、い（つかの実施例にしたがって本発明を説明した
が、本発明の思想のもとになお多（の変型が可能である
。
が、本発明の思想のもとになお多（の変型が可能である
。
第１図はイメージのラスタ・スキャンを示す図、第２図
はイメージ・メモリ上でイメージ・データを９０°回転
する操作を示す図、第３図は、三重バッファを使用して
イメージを転送し回転操作を行なう方式の説明図、第４
図（ａ） 、 （ｂｌは異なる副配列モードのメモリ載
録にそれぞれＥＣＣＹ生成させ、 １２− そこを介してイメージを転送して回転操作を行な５方式
の説明図、第５図（ａｌ ｔ （ｂ） Ｉ （Ｃ）は副
配列モードの異なる領域ごとのＥＣＣアドレッシング法
の１例を示す図、第６図（ａ） 、 （ｂ） 、 （Ｃ
）は第５図と同様な他のＥＩＣＣアドレッシング法を示
す図、第７図（ａ） Ｉ （ｂ） ｌ （Ｃ）は第５図
と同様な他のＥＣＣアドレッシング法を示す図である。 図中、６，６′はイメージ処理用メモリ、７，７′は最
初のデータ格納メモリ域、８．８’は中間バッファ域、
９，９′は最終データ格納メモリー、を表わしている。 出 願 人 富士通株式会社 代理人弁理士 森 １） 寛ｔ＝ｏ （
ＩＸＰシ１ヨードつ ”ｌ′Ｓ 図 ｔ＝ｌ（Ｆメ）七−ドン
ｊ＝Ｑ ／ｌ、 ＝ ＋ ラ１往 ６９２− ｔ−０（ｌ にＦ）Ｅ−Ｆン ｔ６ｍ ｔ−１（ｒ〆）Ｅ−１”） ＥｅＣヒ゛−，） ｔ＝ｏ／ｌ＝口＾五 ６９３− ２；＋、＆Ｃｔビ、、、ト （１） ｔ −０（ｌ Ｘ ｎＥ−ド）ｉ′＋７
開 。） ｔ−１（Ｐ＊％ｔ−ｋ、）ｔ−ｏ７’ｔ−＋
混在 ６９４
はイメージ・メモリ上でイメージ・データを９０°回転
する操作を示す図、第３図は、三重バッファを使用して
イメージを転送し回転操作を行なう方式の説明図、第４
図（ａ） 、 （ｂｌは異なる副配列モードのメモリ載
録にそれぞれＥＣＣＹ生成させ、 １２− そこを介してイメージを転送して回転操作を行な５方式
の説明図、第５図（ａｌ ｔ （ｂ） Ｉ （Ｃ）は副
配列モードの異なる領域ごとのＥＣＣアドレッシング法
の１例を示す図、第６図（ａ） 、 （ｂ） 、 （Ｃ
）は第５図と同様な他のＥＩＣＣアドレッシング法を示
す図、第７図（ａ） Ｉ （ｂ） ｌ （Ｃ）は第５図
と同様な他のＥＣＣアドレッシング法を示す図である。 図中、６，６′はイメージ処理用メモリ、７，７′は最
初のデータ格納メモリ域、８．８’は中間バッファ域、
９，９′は最終データ格納メモリー、を表わしている。 出 願 人 富士通株式会社 代理人弁理士 森 １） 寛ｔ＝ｏ （
ＩＸＰシ１ヨードつ ”ｌ′Ｓ 図 ｔ＝ｌ（Ｆメ）七−ドン
ｊ＝Ｑ ／ｌ、 ＝ ＋ ラ１往 ６９２− ｔ−０（ｌ にＦ）Ｅ−Ｆン ｔ６ｍ ｔ−１（ｒ〆）Ｅ−１”） ＥｅＣヒ゛−，） ｔ＝ｏ／ｌ＝口＾五 ６９３− ２；＋、＆Ｃｔビ、、、ト （１） ｔ −０（ｌ Ｘ ｎＥ−ド）ｉ′＋７
開 。） ｔ−１（Ｐ＊％ｔ−ｋ、）ｔ−ｏ７’ｔ−＋
混在 ６９４
Claims (1)
- 【特許請求の範囲】 ｐｓｑ＋ＲおよびＳを設計パラメータとしてプール値を
有するイメージ点Ｉ（ｉｔｊ）（但しＯ≦ｉ （Ｒｐお
よびＯ≦ｊ＜８ｑ）からなるＲｐＸＳｑイメージ配列を
記憶することができ、上記イメージ配列のＩＸｐｑまた
は、ｐｘｑの任意の副配列における９９個のイメージ点
が単一のメモリ・サイクルで読出し、または書込みされ
得るワード編成型ランダムアクセスメモリシステムにし
て、各々がＲ８個以上のイメージ点を、異った記憶位置
に記憶しうる９９個の記憶モジュールで構成され、かつ
各記憶モジュールにおいて、１つの記憶位置のみが一時
にアクセスされ得るような記憶手段とイメージ点Ｉ（ｉ
ｔｊ）に関しては、Ｍ（ｉ。 ｊ）番目の記憶モジュールの記憶位置Ａ（’ ｌ ｊ）
から読出したり、該記憶位置Ａ（ｉｔｊ）へ書込んだり
するためのアクセス手段と！有するメモリ・システムに
おいて、ＥＣＣ用メモリをそなえ、該ＥＣＣ用メモリに
格納される該ＥＣＣコードは、等間隔に分けられた、Ｉ
ＸＰＱまたはｐｘｑの１方または双方の重複しないイメ
ージ副配列から生成されることを特徴とするイメージ処
理のためのメモリ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101497A JPS583196A (ja) | 1981-06-30 | 1981-06-30 | イメ−シ処理のためのメモリ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101497A JPS583196A (ja) | 1981-06-30 | 1981-06-30 | イメ−シ処理のためのメモリ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583196A true JPS583196A (ja) | 1983-01-08 |
Family
ID=14302273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101497A Pending JPS583196A (ja) | 1981-06-30 | 1981-06-30 | イメ−シ処理のためのメモリ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583196A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
| EP0582824A2 (en) * | 1992-07-31 | 1994-02-16 | E.I. Du Pont De Nemours And Company | Orthogonal image rotation using matrix transposition |
-
1981
- 1981-06-30 JP JP56101497A patent/JPS583196A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
| EP0582824A2 (en) * | 1992-07-31 | 1994-02-16 | E.I. Du Pont De Nemours And Company | Orthogonal image rotation using matrix transposition |
| EP0582824A3 (ja) * | 1992-07-31 | 1994-05-04 | Du Pont |
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