JPS583196A - イメ−シ処理のためのメモリ・システム - Google Patents
イメ−シ処理のためのメモリ・システムInfo
- Publication number
- JPS583196A JPS583196A JP56101497A JP10149781A JPS583196A JP S583196 A JPS583196 A JP S583196A JP 56101497 A JP56101497 A JP 56101497A JP 10149781 A JP10149781 A JP 10149781A JP S583196 A JPS583196 A JP S583196A
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- JP
- Japan
- Prior art keywords
- memory
- mode
- ecc
- data
- image
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Input (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、特公昭54−39098号公報に開示された
発明の改良に関するもので、イメージ処理向き機能を含
むメモリシステムに、誤り修正符号(ECC)機能を付
加する方式に関するものである。
発明の改良に関するもので、イメージ処理向き機能を含
むメモリシステムに、誤り修正符号(ECC)機能を付
加する方式に関するものである。
今、例として、ラスクスキャン方式で採取されたデータ
を、90″反時計方向に回転して、再びラスクスキャン
方式の順で出力されるケースを考えてみる。
を、90″反時計方向に回転して、再びラスクスキャン
方式の順で出力されるケースを考えてみる。
第1図に示すように、ラスクスキャン方式では、イメー
ジ配列上、jの増加方向にデータを採取し、j = j
maxの次は、i+i +1 、jぐOの順でデータを
採取する。したがって実際のメモリ上では、IXpqモ
ードで書込み/読出しがなされる必要がある。
ジ配列上、jの増加方向にデータを採取し、j = j
maxの次は、i+i +1 、jぐOの順でデータを
採取する。したがって実際のメモリ上では、IXpqモ
ードで書込み/読出しがなされる必要がある。
誤り修正符号ECCの無い場合には、第2図に示すよう
に、イメージ処理用メモリ1において、所定のアドレス
からIXpqモードで、所定回数読出したデータt、第
2の所定のアドレスへpq×1モードで、所定回数書込
む方法を用い、非常に簡単に済ますことができる。しか
し、これにECCを付加すると、IXpqモードで読出
したデータを、その−!まpqX1モードで1回で書込
むことは出来な(なり、この場合、1ビツトづつ99回
に分けて格納することが必要になってしまう。これでは
、従来のメモリと少しも変わらないことになる。これは
、ワード単位に区切ってエラーの検出/修正を行うパリ
ティ・チェックやECCK不可避の問題である。
に、イメージ処理用メモリ1において、所定のアドレス
からIXpqモードで、所定回数読出したデータt、第
2の所定のアドレスへpq×1モードで、所定回数書込
む方法を用い、非常に簡単に済ますことができる。しか
し、これにECCを付加すると、IXpqモードで読出
したデータを、その−!まpqX1モードで1回で書込
むことは出来な(なり、この場合、1ビツトづつ99回
に分けて格納することが必要になってしまう。これでは
、従来のメモリと少しも変わらないことになる。これは
、ワード単位に区切ってエラーの検出/修正を行うパリ
ティ・チェックやECCK不可避の問題である。
この問題を避ける方式としては、メモリ全体を三重化し
、同一データを書込んでおいて、読出したときには多数
決で正しいデータを選択する方式が考えられる。これな
らば、上記した矛盾は解決されるが、その反面、メモリ
のコストは割高なものになる。
、同一データを書込んでおいて、読出したときには多数
決で正しいデータを選択する方式が考えられる。これな
らば、上記した矛盾は解決されるが、その反面、メモリ
のコストは割高なものになる。
第3図に示した方式は、この点ケ考慮しながら、メモリ
のコストアップを避けるため少量部分だけ三重化し、残
りは、ECCによってデータ修正を行おうとするもので
ある。図において、2はイメージ処理用メモリ、3は最
初のデータが格納されているメモリ域、4 、4’、
4“は三重化メモリ域、5は最終格納メモリ域、ECC
は領域3のデータに対するものである。
のコストアップを避けるため少量部分だけ三重化し、残
りは、ECCによってデータ修正を行おうとするもので
ある。図において、2はイメージ処理用メモリ、3は最
初のデータが格納されているメモリ域、4 、4’、
4“は三重化メモリ域、5は最終格納メモリ域、ECC
は領域3のデータに対するものである。
まず、最初のメモリ域3にある所定のアドレスからIX
pqモードで所定回数読出したデータを一旦、三重化さ
れたメモリ域4.4’、4’へ、pq×1モードで書込
んでおく。次に、これY I X pqモードで多数決
方式により読出して、語境界に注意しながら、最終格納
メモリ域5にある第2の所定のアドレスへ、IXpqモ
ードで書いて行く。
pqモードで所定回数読出したデータを一旦、三重化さ
れたメモリ域4.4’、4’へ、pq×1モードで書込
んでおく。次に、これY I X pqモードで多数決
方式により読出して、語境界に注意しながら、最終格納
メモリ域5にある第2の所定のアドレスへ、IXpqモ
ードで書いて行く。
3−
この場合、第2図について述べた方式、または全面三重
化の方式に比べて2度手間にはなるが、前述した1ビツ
トずつ処理する方式よりは、はるかに速く処理すること
ができる。なお、第2の所定アドレスを該三重化された
メモリ域に取ることができるならば、二度手間は避けら
れるが、この場合、それに必要なだけの十分なメモリ域
が必要になり、場合によっては、全面三重化方式と大差
ないものになる。
化の方式に比べて2度手間にはなるが、前述した1ビツ
トずつ処理する方式よりは、はるかに速く処理すること
ができる。なお、第2の所定アドレスを該三重化された
メモリ域に取ることができるならば、二度手間は避けら
れるが、この場合、それに必要なだけの十分なメモリ域
が必要になり、場合によっては、全面三重化方式と大差
ないものになる。
本発明は、このようなこれまでの方式がもつ種々の欠点
を解決し、イメージ操作のための種々のアクセス・モー
ドに対して、常にECC機能を適用したメモリ動作を可
能にし、必要とする記憶容量も比較的小さいメモリ・シ
ステムを提供するものである。本発明はまた、ECCメ
モリに対する効率的なアドレッシング方法を提供するも
のである。
を解決し、イメージ操作のための種々のアクセス・モー
ドに対して、常にECC機能を適用したメモリ動作を可
能にし、必要とする記憶容量も比較的小さいメモリ・シ
ステムを提供するものである。本発明はまた、ECCメ
モリに対する効率的なアドレッシング方法を提供するも
のである。
本発明は、そのため以下に示す構成tもつものである。
P +q+Rおよび5ya−設計パラメータとしてブ4
− 一ル値を有するイメージ点I(i、j)(但しO≦i(
R,pおよび0≦j<8−q)からなるR・pXs−q
イメージ配列を記憶することができ、上記イメージ配列
のI Xp q!たは、pXqの任意の副配列における
29個のイメージ点が単一のメモリ・サイクルで読出し
、ty二は書込みされ得るワード編成型ランダムアクセ
スメモリシステムにして、各々がR8個以上のイメージ
点を、異った記憶位置に記憶しうる29個の記憶モジュ
ールで構成され、かつ各記憶モジュールにおいて、1つ
の記憶位置のみが一時にアクセスされ得るような記憶手
段とイメージ点I(i+j)に関しては、M(i 、
j )番目の記憶モジュールの記憶位置A(’1j)か
ら読出したり、該記憶位置A (J +j)へ書込んだ
りするためのアクセス手段とを有するメモリ・システム
において、 ECC用メモリンそなえ、該ECC用メモリに格納され
る該BCCコードは、等間隔に分けられた、IXpqま
たはI)Xqの1万または双方の重複しないイメージ副
配列から生成されることを特徴とするイメージ処理のた
めのメモリ・システム。
− 一ル値を有するイメージ点I(i、j)(但しO≦i(
R,pおよび0≦j<8−q)からなるR・pXs−q
イメージ配列を記憶することができ、上記イメージ配列
のI Xp q!たは、pXqの任意の副配列における
29個のイメージ点が単一のメモリ・サイクルで読出し
、ty二は書込みされ得るワード編成型ランダムアクセ
スメモリシステムにして、各々がR8個以上のイメージ
点を、異った記憶位置に記憶しうる29個の記憶モジュ
ールで構成され、かつ各記憶モジュールにおいて、1つ
の記憶位置のみが一時にアクセスされ得るような記憶手
段とイメージ点I(i+j)に関しては、M(i 、
j )番目の記憶モジュールの記憶位置A(’1j)か
ら読出したり、該記憶位置A (J +j)へ書込んだ
りするためのアクセス手段とを有するメモリ・システム
において、 ECC用メモリンそなえ、該ECC用メモリに格納され
る該BCCコードは、等間隔に分けられた、IXpqま
たはI)Xqの1万または双方の重複しないイメージ副
配列から生成されることを特徴とするイメージ処理のた
めのメモリ・システム。
以下に、本発明を図面にしたがって詳述する。
第4図から第7図までは、それぞれ本発明の詳細な説明
するための実施例の図である。
するための実施例の図である。
第4図に示す方式は、第3図のものと同じ効果の得られ
る方式であるが、ハードウェア的に負担となるメモリの
三重化方式を避けるように工夫されている。図において
、6.6’はイメージ処理用メモリ、7.7’は最初の
データが格納されているメモリ域、8.8’は中間バッ
ファ域、9.9’は最終データ格納メモリ域である。ま
た第4図(a)は、メモリ域7から、データYIXpq
モードで読出して、これを中間バッファ8を介して90
°回転させてメモリ域9に書込む場合を示し、他方、第
4図(b)は、メモリ域7′から、データ’vp xq
モードで読出して、これを中間バッファ8′ヲ介して9
0゜回転させてメモリ域9′に書込む場合を示している
。
る方式であるが、ハードウェア的に負担となるメモリの
三重化方式を避けるように工夫されている。図において
、6.6’はイメージ処理用メモリ、7.7’は最初の
データが格納されているメモリ域、8.8’は中間バッ
ファ域、9.9’は最終データ格納メモリ域である。ま
た第4図(a)は、メモリ域7から、データYIXpq
モードで読出して、これを中間バッファ8を介して90
°回転させてメモリ域9に書込む場合を示し、他方、第
4図(b)は、メモリ域7′から、データ’vp xq
モードで読出して、これを中間バッファ8′ヲ介して9
0゜回転させてメモリ域9′に書込む場合を示している
。
第4図のシステムの場合、各メモリ域のデータに対して
BCCが付加される。ここでは、メモリを領域に分けて
IXpqモード、pqX1モードまたはpxqモードと
、アクセスタイプに対応させてEC(J生成している。
BCCが付加される。ここでは、メモリを領域に分けて
IXpqモード、pqX1モードまたはpxqモードと
、アクセスタイプに対応させてEC(J生成している。
領域の分は方は、ハードウェアで物理アドレスに固定し
ても良いし、ソフトである一定の大きさ毎に自由に指定
できるようにしても良い。この場合釜モードが入り混じ
っても差支えない。また、上記第3図の三重化メモリ域
に対応する第4図の中間バッファ8,8′は必要なだけ
太き(取ることも可能なので、この中間バッファそのも
のを第2の所定アドレスとシテ指定してもよい。
ても良いし、ソフトである一定の大きさ毎に自由に指定
できるようにしても良い。この場合釜モードが入り混じ
っても差支えない。また、上記第3図の三重化メモリ域
に対応する第4図の中間バッファ8,8′は必要なだけ
太き(取ることも可能なので、この中間バッファそのも
のを第2の所定アドレスとシテ指定してもよい。
このように、領域によってECCコードの生成方法を取
り替えるのはきわめて有効な方法であるが、他の問題は
、FCC(よ(使用されるもので6〜7ビツト)自身の
アドレスをどのように指定するかである。IXpqモー
ド時のアドレッシングと他のpqXlまたは、pxqモ
ード時のアドレッシングを独立に決めた場合、領域が異
なるのにアドレスが一致してしまうケースも発生しうる
。
り替えるのはきわめて有効な方法であるが、他の問題は
、FCC(よ(使用されるもので6〜7ビツト)自身の
アドレスをどのように指定するかである。IXpqモー
ド時のアドレッシングと他のpqXlまたは、pxqモ
ード時のアドレッシングを独立に決めた場合、領域が異
なるのにアドレスが一致してしまうケースも発生しうる
。
もつとも素直なアドレッシングの仕方は、第5図(a)
s (b) 、 (C) K示すようなものである。
s (b) 、 (C) K示すようなものである。
第5図(a) 7−
はIXpqモード(t=0)のアクセスが可能な例、第
5図(b)はpxqモード(t=1)のアクセスが可能
な例、そして第5図(C)はIXI)qモードとpxq
モードとのアクセス可能領域が混在(t=0/l =1
) t、ている例、をそれぞれ示している。
5図(b)はpxqモード(t=1)のアクセスが可能
な例、そして第5図(C)はIXI)qモードとpxq
モードとのアクセス可能領域が混在(t=0/l =1
) t、ている例、をそれぞれ示している。
これらの図はいずれもS≧87・s = p rとして
p==q=4 、r=2 、S=8の場合を示しである
。
p==q=4 、r=2 、S=8の場合を示しである
。
なお、第5図(C)の場合t=iではi%&p=2指定
時のみECCyal′有効とする。これt式で表わせば
、ECCのアドレスをAgcc(i、j、t)とすれば
、AJcc(i 、 j 、す=Tx(txr+jlp
q)+t×((i/p)×S+j〆q) となる。なお記号「/」は剰余を切捨てた商を表わし、
記号「7./、J は剰余を表わしている。この式を
計算して得られる論理アドレス(■、■、■。
時のみECCyal′有効とする。これt式で表わせば
、ECCのアドレスをAgcc(i、j、t)とすれば
、AJcc(i 、 j 、す=Tx(txr+jlp
q)+t×((i/p)×S+j〆q) となる。なお記号「/」は剰余を切捨てた商を表わし、
記号「7./、J は剰余を表わしている。この式を
計算して得られる論理アドレス(■、■、■。
・・・)は、t =Qのときもt=1のときも物理アド
レスに一致する。
レスに一致する。
しかし、第5図(C)のような混在モードの場合を 8
− 考えると、物理アドレスが1=0とt=1とで共通にな
っているので混乱が生じる。すなわち、t=0モードで
■番地にイメージ・データを書き込んだ後、t=1モー
ドで■をアクセスすると、BCCビットには、丁でに■
番地のデータに合わせたコードが入っているので、エラ
ーが発生する。
− 考えると、物理アドレスが1=0とt=1とで共通にな
っているので混乱が生じる。すなわち、t=0モードで
■番地にイメージ・データを書き込んだ後、t=1モー
ドで■をアクセスすると、BCCビットには、丁でに■
番地のデータに合わせたコードが入っているので、エラ
ーが発生する。
このような事態を避けるには、1=0の領域とt=1の
領域の取り方に制限Y設ければ良い。すなわち、t=1
モードの領域YiIp=Oの所で区切るように制限する
と、1=0とt=1とで同じAICC(i 、 j +
t )が生じる場合がな(なり、競合を避けることが
できる。
領域の取り方に制限Y設ければ良い。すなわち、t=1
モードの領域YiIp=Oの所で区切るように制限する
と、1=0とt=1とで同じAICC(i 、 j +
t )が生じる場合がな(なり、競合を避けることが
できる。
第6図(at + (b) r (c)は、上記のよう
な制約を無(した他のアドレッシング法の例である。イ
メージ処理用メモリ・システムにおいては、取扱5pQ
個のイメージ点の各ビットθ〜(pq−1)に対するア
ドレッシングは、同一モジュール内にあっても、i、j
が異なればt=0.1の如何に拘らず、異なった所にア
ドレッシングされるように考慮されているので、その点
に着目してその内の1つに=oのビットと全(同じアド
レッシングをECCアドレスに施したものである。すな
わち、本願と同時出願の特願昭 に記載されている成性) Ak=A(i+t+9uv/’Q * j+tX7uv
+tX?vIQ)K、に=0(従ってu=v=0)84
1′代入し、ECCの境界条件を考慮して■。=0 (
′fなゎち、LT(v+v(1)=O)と置いて得られ
る式%式%() (( ( ) で以ってアドレッシングしである。
な制約を無(した他のアドレッシング法の例である。イ
メージ処理用メモリ・システムにおいては、取扱5pQ
個のイメージ点の各ビットθ〜(pq−1)に対するア
ドレッシングは、同一モジュール内にあっても、i、j
が異なればt=0.1の如何に拘らず、異なった所にア
ドレッシングされるように考慮されているので、その点
に着目してその内の1つに=oのビットと全(同じアド
レッシングをECCアドレスに施したものである。すな
わち、本願と同時出願の特願昭 に記載されている成性) Ak=A(i+t+9uv/’Q * j+tX7uv
+tX?vIQ)K、に=0(従ってu=v=0)84
1′代入し、ECCの境界条件を考慮して■。=0 (
′fなゎち、LT(v+v(1)=O)と置いて得られ
る式%式%() (( ( ) で以ってアドレッシングしである。
この場合には、第6図(C)の混在モードのときでも前
述のようなECCアドレスの競合は生じない。
述のようなECCアドレスの競合は生じない。
なお、第6図(C)の場合、t=1ではi、&p=2指
定時のみECCを有効とする。
定時のみECCを有効とする。
第7図(a) * (bl t (c) K示したもの
は更に他のアドレッシングの例である。今度は前掲式K
k=0 ((u = v = O)またはに=15 (
u=v=3 )Y代入し、前者によって得られるアドレ
ス9ECCビツトのC0〜C3に、後者によって得られ
るアドレス9ECCビツトのC4〜C6に割り振ってい
る。アドレスの計算式は次のようになる。
は更に他のアドレッシングの例である。今度は前掲式K
k=0 ((u = v = O)またはに=15 (
u=v=3 )Y代入し、前者によって得られるアドレ
ス9ECCビツトのC0〜C3に、後者によって得られ
るアドレス9ECCビツトのC4〜C6に割り振ってい
る。アドレスの計算式は次のようになる。
x、o(i、j 、t) = [i+tx(p−(リフ
1)+i、/’q)、llp )・EQ((i%、/p
+j/q Vlp +O)コ×r十j/pq Als(i、j+D= [i+tx(p−1−(iIp
+j//q)、fp)]xr+j、//pq なお、第7図(C)の場合、t=1ではしダp=2指定
時のみECC有効とされる。
1)+i、/’q)、llp )・EQ((i%、/p
+j/q Vlp +O)コ×r十j/pq Als(i、j+D= [i+tx(p−1−(iIp
+j//q)、fp)]xr+j、//pq なお、第7図(C)の場合、t=1ではしダp=2指定
時のみECC有効とされる。
このような対応付けは、例えば(b)の斜線で示した部
分のように同−論理アドレスに対して、物理アドレスは
整列しな(なるが、たとえばアドレスAoの出力をEC
CビットのC0〜C6の全てに供給するよりは負荷の分
散が計れて、ハードウェア的にはメリットがある。
分のように同−論理アドレスに対して、物理アドレスは
整列しな(なるが、たとえばアドレスAoの出力をEC
CビットのC0〜C6の全てに供給するよりは負荷の分
散が計れて、ハードウェア的にはメリットがある。
11−
このようKして、k=0〜(pq−1)の重複馨許す任
意のm個(mはECCビット数)を選んでECCビット
用アドレスに用いることができる。
意のm個(mはECCビット数)を選んでECCビット
用アドレスに用いることができる。
この方式ではECC用アドレスを特に計算する必要がな
く、ハード的にはF3CCコードを書込むセットタイミ
ングおよびチェックするタイミングケ必要とするだけで
ある。因みに、第5図の方式では1=00場合とt=1
の場合についてのOR回路が必要とされる。
く、ハード的にはF3CCコードを書込むセットタイミ
ングおよびチェックするタイミングケ必要とするだけで
ある。因みに、第5図の方式では1=00場合とt=1
の場合についてのOR回路が必要とされる。
以上、い(つかの実施例にしたがって本発明を説明した
が、本発明の思想のもとになお多(の変型が可能である
。
が、本発明の思想のもとになお多(の変型が可能である
。
第1図はイメージのラスタ・スキャンを示す図、第2図
はイメージ・メモリ上でイメージ・データを90°回転
する操作を示す図、第3図は、三重バッファを使用して
イメージを転送し回転操作を行なう方式の説明図、第4
図(a) 、 (blは異なる副配列モードのメモリ載
録にそれぞれECCY生成させ、 12− そこを介してイメージを転送して回転操作を行な5方式
の説明図、第5図(al t (b) I (C)は副
配列モードの異なる領域ごとのECCアドレッシング法
の1例を示す図、第6図(a) 、 (b) 、 (C
)は第5図と同様な他のEICCアドレッシング法を示
す図、第7図(a) I (b) l (C)は第5図
と同様な他のECCアドレッシング法を示す図である。 図中、6,6′はイメージ処理用メモリ、7,7′は最
初のデータ格納メモリ域、8.8’は中間バッファ域、
9,9′は最終データ格納メモリー、を表わしている。 出 願 人 富士通株式会社 代理人弁理士 森 1) 寛t=o (
IXPシ1ヨードつ ”l′S 図 t=l(Fメ)七−ドン
j=Q /l、 = + ラ1往 692− t−0(l にF)E−Fン t6m t−1(r〆)E−1”) EeCヒ゛−,) t=o/l=口^五 693− 2;+、&Ctビ、、、ト (1) t −0(l X nE−ド)i′+7
開 。) t−1(P*%t−k、)t−o7’t−+
混在 694
はイメージ・メモリ上でイメージ・データを90°回転
する操作を示す図、第3図は、三重バッファを使用して
イメージを転送し回転操作を行なう方式の説明図、第4
図(a) 、 (blは異なる副配列モードのメモリ載
録にそれぞれECCY生成させ、 12− そこを介してイメージを転送して回転操作を行な5方式
の説明図、第5図(al t (b) I (C)は副
配列モードの異なる領域ごとのECCアドレッシング法
の1例を示す図、第6図(a) 、 (b) 、 (C
)は第5図と同様な他のEICCアドレッシング法を示
す図、第7図(a) I (b) l (C)は第5図
と同様な他のECCアドレッシング法を示す図である。 図中、6,6′はイメージ処理用メモリ、7,7′は最
初のデータ格納メモリ域、8.8’は中間バッファ域、
9,9′は最終データ格納メモリー、を表わしている。 出 願 人 富士通株式会社 代理人弁理士 森 1) 寛t=o (
IXPシ1ヨードつ ”l′S 図 t=l(Fメ)七−ドン
j=Q /l、 = + ラ1往 692− t−0(l にF)E−Fン t6m t−1(r〆)E−1”) EeCヒ゛−,) t=o/l=口^五 693− 2;+、&Ctビ、、、ト (1) t −0(l X nE−ド)i′+7
開 。) t−1(P*%t−k、)t−o7’t−+
混在 694
Claims (1)
- 【特許請求の範囲】 psq+RおよびSを設計パラメータとしてプール値を
有するイメージ点I(itj)(但しO≦i (Rpお
よびO≦j<8q)からなるRpXSqイメージ配列を
記憶することができ、上記イメージ配列のIXpqまた
は、pxqの任意の副配列における99個のイメージ点
が単一のメモリ・サイクルで読出し、または書込みされ
得るワード編成型ランダムアクセスメモリシステムにし
て、各々がR8個以上のイメージ点を、異った記憶位置
に記憶しうる99個の記憶モジュールで構成され、かつ
各記憶モジュールにおいて、1つの記憶位置のみが一時
にアクセスされ得るような記憶手段とイメージ点I(i
tj)に関しては、M(i。 j)番目の記憶モジュールの記憶位置A(’ l j)
から読出したり、該記憶位置A(itj)へ書込んだり
するためのアクセス手段と!有するメモリ・システムに
おいて、ECC用メモリをそなえ、該ECC用メモリに
格納される該ECCコードは、等間隔に分けられた、I
XPQまたはpxqの1方または双方の重複しないイメ
ージ副配列から生成されることを特徴とするイメージ処
理のためのメモリ・システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56101497A JPS583196A (ja) | 1981-06-30 | 1981-06-30 | イメ−シ処理のためのメモリ・システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56101497A JPS583196A (ja) | 1981-06-30 | 1981-06-30 | イメ−シ処理のためのメモリ・システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS583196A true JPS583196A (ja) | 1983-01-08 |
Family
ID=14302273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56101497A Pending JPS583196A (ja) | 1981-06-30 | 1981-06-30 | イメ−シ処理のためのメモリ・システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS583196A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
EP0582824A2 (en) * | 1992-07-31 | 1994-02-16 | E.I. Du Pont De Nemours And Company | Orthogonal image rotation using matrix transposition |
-
1981
- 1981-06-30 JP JP56101497A patent/JPS583196A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62131289A (ja) * | 1985-12-03 | 1987-06-13 | 日本電気株式会社 | 図形表示装置用の記憶回路 |
EP0582824A2 (en) * | 1992-07-31 | 1994-02-16 | E.I. Du Pont De Nemours And Company | Orthogonal image rotation using matrix transposition |
EP0582824A3 (ja) * | 1992-07-31 | 1994-05-04 | Du Pont |
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