JPS5831678B2 - リ−ド・オンリ−・メモリ回路 - Google Patents

Description

【発明の詳細な説明】 本発明はリード・オンリー・メモリ回路、特に絶縁ゲー
ト電界効果型トランジスタ構成された集積回路装置（以
下ＭＯ８ＩＣと称す）におけるリード・オンリー・メモ
リ回路に関するものである。

一般にＭＯ８ＩＣにおいては、ゲート電極の材料として
アルミニウム又はシリコンが用いられており、又ＩＣの
一向部回路を構成するインパーク段においてエンハンス
メント・モードの駆動ＭＯ８ＦＥＴの負荷としてエンハ
ンスメント・モードの負荷ＭＯ８を用いるもの（以下Ｅ
／ＥタイプのＩＣと称す）やデプリーション・モードの
負荷ＭＯ８を用いるもの（以下Ｅ／ＤタイプのＩＣと称
す）が知られている。

その内、最近になってアルミゲー）ＭＯ８ＩＣに比し種
々の用途に対してより高性能でかつより高集積密度なデ
バイスとしてデプリーション負荷を用いたシリコンゲー
トＭＯ８ＩＣが巾広く採用されてきている。

発明者の実験に従うと、自己整合（セルファラインド）
ゲート構造を有するＳｉゲートＭＯＳトランジスタの占
有面積はＡＡアゲ−ＭＯＳトランジスタに比し約２０乃
至３０％低減される。

然し乍ら、市販されている種々のメーカのＭＯ８ＩＣを
調べた結果、ＭＯ８ＩＣチップのかなりの部分を占める
リード・オンリー・メモリ（以下ＲＯＭと称す）におい
ては、ＲＯＭの単一ビットのサイズは次表１に示すよう
に通常のＳｉゲートＲＯＭ構造ではＡｌゲートのものに
比し必ずしも著しく小さくされていないことが判った、
従って１本発明の目的は従来のＡｌゲート或いはＳｉゲ
ートＲＯＭに比し著しく占有面積を小さくすることがで
きる新規なＲＯＭを提供することにある。

本発明の他の目的は、良好な動作をするＲＯＭを提供す
ることにある。

以下、図面に沿って従来のＳｉゲートＲＯＭと比較し乍
ら本発明に係るＲＯＭ（ＭＯＳマトリクス）を詳細に説
明する。

第１図は従来のＳｉゲーｔ−ＲＯＭで使用されている基
本回路を示し、第２ａ図は従来のＳｉゲートＲＯＭの一
部を拡大して示す平面図であり、第２ｂ図は第２ａ図の
ｘ−ｘ’線に沿った従来のＳｉアゲ−ＭＯ８ＲＯＭの一
部拡大断面図である。

第１図に示すように、従来のＳｉゲート ＭＯ８ＲＯＭは並列に配置されたＭＯＳＦＥＴからなり
、各メモリーセルの状態はゲート酸化膜の厚さによって
識別される。

図示のＲＯＭの動作は次のようになる。

すなわち電源電圧に近いレベルの低レベル信号が選択さ
れたアドレスラインに加えられる。

これに対して非選択アドレスラインには０ボルトに近い
高レベルの信号が加えられる。

これに応じて、出力ＯＵＴは選択アドレスラインに結合
すしたＭＯＳＦＥＴによってそのレベルが決められる。

例えば、■Ｎ２のラインが選択された場合を考えると、
このラインの下に横たイつっているＭＯＳＦＥＴはその
ゲート酸化膜が厚いため通常ＯＦＦしていることになる
。

そのため出力レベルは低レベルになる。

かかる従来のＲＯＭは第２図ａ及びｂに示すように、Ｐ
十拡散層２，３，４；ポリシリコン層７，８；二酸化硅
素膜５，６：フオスフオ・シリケート・ガラス９；スル
ーホール１１；アルミニウム層１０で構成されている。

ポリＳｉ層はアドレス入力ラインに、Ａ１層は出力ライ
ンに使用されている。

Ａ１層とＰ十拡散層との間のスルーホールは各行に配置
されたＭＯＳＦＥＴのドレイン電極を共通に接続するた
めに必要である。

これらの図より明らかな通り各入力ラインと各出力ライ
ンとの交差点における各メモリーセルの状態はゲート酸
化膜の厚さによって決められている。

即ち、ある交差点において入力ラインに加えられる信号
電圧によって０Ｎ−ＯＦＦの動作をするＭＯＳＦＥＴが
必要な場合には、その箇所におけるポリＳｉ層下のゲー
ト酸化膜を薄くし、一方そこに上記の如き動作をするＭ
ＯＳＦＥＴが不要な場合には、その箇所におけるポリＳ
ｉ層下の酸化膜を厚くすることによって所定のビットパ
ターンを有するＲＯＭが構成されている。

このような構成のＳｉゲートＲＯＭの単位ビット当りの
最小サイズは約４１０μ−であり、人ｌゲー）ＲＯＭと
ほぼ同じである。

このＲＯＭは次の構成を特徴としている。

（１）各メモリーセルのステートはゲート酸化膜の厚さ
によって識別されている。

（２）セルファラインゲート構造を採用しているので、
ポリＳｉ層がＰ十拡散層をクロスオーバすることができ
ない。

これに応じてＡｌ配線層が必要となり、Ｐ十拡散層とＡ
１層との間にスルーホールが必要である。

従って、従来のＳｉゲートＲＯＭのビット当りの占有面
積はセルファライン構造をとっているにも拘らず小さく
することができない。

次に、第３図、第４ａ、ｂ、ｃ図及び第５図に従って、
本発明に係るＳｉアゲ−−ＭＯ８ＲＯＭを説明する。

第３図は、ＲＯＭに用いられる基本回路を示している。

この基本口１浴は駆動素子として直列に接続すした複数
個のエンハンスメント・モード・及びデプリーション・
モード・ＭＯＳＦＥＴから構成されている。

デプリーション・モード・ＭＯ８ＦＥ’ｌは一つの抵抗
素子としても働く。

このデプリーション・モード・ＭＯＳＦＥＴは、また実
質的に交差配線を構成する。

一つのデータの読出しは、選択すべきアドレスラインに
Ｏボルトに近い高レベルの信号を加えることによって安
定に遂行される。

なお、この時非選択アドレスラインはそれにゲートが結
合されたエンハンスメント・モード・ＭＯＳＦＥＴ・デ
プリーションＭＯ８ＦＥＴをオンさせるように低レベル
の信号が加えられる。

例えば、図示のアドレスライン■Ｎ２が選択された場合
、このアドレスライン■Ｎ２にゲートが結合されたＭＯ
ＳＦＥＴはそれがデプリーション・モードであるためオ
ン状態を維持する。

このとき非選択のアドレスラインのうちのアドレスライ
ンＩＮ、、ＩＮ３．ＩＮ、にゲートが結合されたＭＯＳ
ＦＥＴはエンハンスメント・モードであるがそれぞれの
ゲートに低レベルの信号が加えられることによってオン
する。

非選択のアドレスライン例えば■Ｎｎ−１にゲートが結
合されたＭＯＳＦＥＴはデプリーション・モードである
ためそのゲート電位にかかわらずにオン状態を維持する
。

従って。この場合全駆動素子が実質的にＯＮするため、
出力端子にはＯボルトに近い高レベルの出力信号が得ら
れる。

これに対してアドレスライン■Ｎ３が選択された場合に
は、このラインにゲートが結合されたＭＯＳ Ｆ ＥＴ
はエンハンスメント・モードにされているので、このラ
イン■Ｎ３に加えられる高レベルの入力信号によって非
導通（オフ）状態となる。

そのため出力端子ＯＵＴに低レベルの出力信号があられ
れる。

このように、第３図に示したＲＯＭにおいては、プリチ
ャージされる出力デ゛−タラインはエンハンスメント或
いはデプリーションモードＭＯ８ＦＥＴのいずれが選択
されたかによって、夫々低レベルを保持するか或いは高
レベルにシフトされることになる。

第５図は、本発明の実施例のＲＯＭ回路の回路図である
。

同図のＲＯＭ回路は、第１のアドレスデコーダＭＯＳマ
トリクス２３及びその出力を入力とする第２のＭＯＳマ
トリクス２４から構成されている。

マトリクス２３及び２４は、第３図に示した基本回路か
ら構成されている。

カスケード接続された複数段（例に７２段）のフリップ
フロップ回路２１の各ステージの出力が直接又はインバ
ータ回路２２を介して第１のＭＯＳマトリクス２３へ人
力され、その出力は第２のＭＯＳマ） ＩＪクス２４へ
入力され、第２のＭＯＳマトリクスより出力０ＵＴＩ及
至０ＵＴｎが得られる。

同図においてマトリクス２３及び２４は入力ラインと出
力ラインとの交差する箇所に必ず１つのデプリーション
又はエンハンスメントモードで動作するＭＯＳＦＥＴを
有し、これらのＦＥＴは各行毎に電源ＶＤＤと基準電位
源（アース）との間に直列に接続されている。

また各マトリクスには上記駆動ＭＯ８ＦＥＴの負荷とし
て、そのゲートにクロック信号が印加されるエンハンス
メントモードＭＯ８ＦＥＴ ２７．２８が接続されてい
る。

なお、図中２５で示したように丸印の付されている駆動
ＭＯ３ＦＥＴはデプリーションモードで動作するＭＯＳ
ＦＥＴであることを示し、他の駆動用ＭＯ８ＦＥＴはエ
ンハンスメントモードで動作するものであることを示し
ている。

同図における複数個のインバータ２２はその具体的回路
を図示しないが夫々エンハンスメントモードで動作する
駆動ＭＯ８ＦＥＴとそれに直列に接続されたデプリーシ
ョンモードで動作する負荷ＭＯ８ＦＥＴとからなる。

同図中のＭＯＳＦＥＴはデプリーションモード・エンハ
ンスメントモードであるを問わず全て実質的に同じ厚さ
く約５００乃至１５００オングストローム）のゲート絶
縁膜（例えばＳｉＯ２膜）を有している。

ＭＯＳマトリクス中のデプリーションＭＯ８ＦＥＴは前
記インバータ２２中のデプリーションＭＯ８ＦＥＴと全
く同一の工程により同時に形成される。

第１及び第２マトリクス２３．２４のそれぞれにおける
入力ラインはポリＳｉからなる配線層で形成され、第１
マトリクス２３の出力ラインと第２マトリクス２４の入
力ラインとは、Ｐ＋拡散層とポ’ＪＳｉ層とを接続する
アルミニウム配線を介して接続される。

次に第４ａ、ｂ、ｃ図を用いて上記ＭＯ８ＲＯＭを構成
するデバイス構造を説明する。

第４ａ図はＭＯ８ＲＯＭの一部を拡大した平面図であり
、第４ｂ及びＣ図は夫々第４ａ図のｘ−ｘ’及びＹ−Ｙ
’断面を示している。

図中３１はＮ型単結晶Ｓｉ基板；３２乃至３４及び４７
乃至４９はＳｉゲート電極によってセルファラインされ
て形成されたＰ＋型拡散層； ３５．３６及び４３は実
質的に同じ厚さく約１０００人）を有する二酸化硅素か
らなるゲート絶縁膜：３７及び３８はポリＳｉからなる
入力ライン；３９はフォスフオシリケードガラスからな
る絶縁膜；４１及び４２はデプリーションＭＯ８ＦＥＴ
を形成すべくＰ型不純物イオンが選択的に基板表面に打
込まれて形成されたＰ型チャンネル層；４４乃至４６は
比較的厚い（約１乃至２μ）二酸化硅素からなるフィー
ルド絶縁膜を示している。

同図より明らかなように、アドレス入力ラインとしての
ポリＳｉ配線層３７，３８と自己接続されたデータ出力
ラインとしてのＰ十拡散層の交差箇所に必ず一個のメモ
リーセルが形成されている。

各メモリーセルはエンハンスメント又はデプリーション
ＭＯ８ＦＥＴとして動作するように全て薄いゲート酸化
膜を有している。

各メモリーセルのステートはイオン打込みによって形成
されたＰ型のチャンネルがあるか否かによって決定され
る。

第６図人ないしＥには、第５図のＲＯＭ回路の動作波形
図が示されている。

第５図の第１及び第２マトリクス２３．２４中の負荷Ｍ
Ｏ８ＦＥＴ ２７ ＞２８のゲートには、第６図Ｂ及び
Ｃに示されたような、互いに位相が異なっているクロッ
クパルスψ１及びψ２がそれぞれ加えられる。

時刻１０においてクロックパルスψ１がはＶＯボルトの
ような高レベルから低レベルにされると、これに応じて
第１マトリクス２３における負荷ＭＯ８ＦＥＴ ２７が
オン状態にされる。

その結果、第１マトリクス２３の各出力ラインＡ、ない
しＡｍは、各負荷ＭＯ８ＦＥＴ ２７を介してはシー６
ボルトの電源電圧ＶＤＤに近い値すなわち低レベルにプ
リチャージされる。

時刻ｔ１においてクロックパルスψ１が再び高レベルに
されるとこれに応じて第１マトリクス２３における各Ｍ
Ｏ８ＦＥＴ ２７がオフ状態にされる。

複数のフリップフロップ回路２１から出力されるアドレ
ス信号は、クロックパルスψ１に同期してそのレベルが
更新される。

これに応じて、第１マトリクス２３０）入力、例えば■
１は、第６図人に示されたように変化される。

複数のフリップフロップ回路２１から出力されるアドレ
ス信号の組合せが例えば出力線Ａ１を選択させるべき状
態を示しているときは、これに応じて出力線Ａ１と回路
の接地点との間に直列接続された第１７１− ＩＪクス
２３内の複数のＭＯＳ Ｆ ＥＴが同時にオン状態にさ
れる。

その結果、出力線Ａ１は、第６図りに示されたようには
ゾ０ボルトの高レベルにされる。

言いかえると出力線Ａ１は選択レベルにされる。

残りの非選択の出力線Ａ２ないしＡｍは、それぞれと回
路の接地点との間に直列接続された少なくとも１つずつ
のエンハンスメント・モードＭＯ８ＦＥＴが入力■１な
いし■。

のいずれかによってオフ状態にされるので低レベルすな
わち非選択レベルに維持される。

時刻ｔ２にクロックパルスψ２が第６図Ｃのように低レ
ベルにされると、これに応じて第２マトリクス２４にお
ける各負荷ＭＯ８ＦＥＴ ２８がオン状態にされ、各出
力ラインＯＵＴ、ないしＯＵＴ。

がはマ電源電圧レベル（低レベル）にプリチャージされ
る。

なお、第５図においては、第２７１− ＩＪクスは、ピ
ット線Ｂ１．Ｂ２と出力ラインＯＵＴ。

との間にそれぞれ直列接続されたデプリーションモード
ＭＯ８ＦＥＴとエンハンスメント・モードＭＯ８ＦＥＴ
を含んでいる。

これらのＭＯＳＦＥＴのゲートには、実質的にアドレス
信号とみなせる信号ＣＩ、Ｃ２が供給される。

これに応じて、例えば、信号Ｃ１が高レベルであり信号
Ｃ２が低レベルであれば、ピット線Ｂ１とＢ２のうちの
Ｂ１のみがＭＯ８ＦＥＴ３０及び３１を介して出力ライ
ン０ＵＴ１に結合されることになる。

言いかえるとピット線Ｂ、が信号Ｃ１とＣ２とによって
選択されることになる。

従って、上記出力ライン０ＵＴ１ないしＯＵＴ ｎのプ
リチャージにおいては、ビット補出。

ないしＢｌのうちの信号Ｃ１，Ｃ２によって選択されて
いるビット線もプリチャージされる。

時刻ｔ ３においてクロックパルスψ２が高レベルにも
どされると、これによって各負荷ＭＯ８ＦＥＴ２８がオ
フ状態にされ、上記プリチャージ動作が終る。

第２マトリクス２４における各出力ラインＯＵＴ、ない
し０ＵＴｎは、それぞれと回路の接地点との間に直列接
続されているＭＯＳＦＥＴのオン、オフ状態によってそ
れぞれのレベルが決められる。

例えば前記のように第１マトリクス２３の出力ラインＡ
１が選択されている場合は、ビット線Ｂ１に属しかつ出
力ラインＡ１の信号が供給されるＭＯＳＦＥＴ ２９が
図示のようにディプリーション・モードであるのでビッ
ト線Ｂ１と回路の接地点との間に電流通路が形成される
。

このとき前記のように信号Ｃ１，Ｃ２がそれぞれ高レベ
ル、低レベルであれば、これに応じて出力ライン０ＵＴ
１は、ＭＯＳＦＥＴ ３０及び３１を介してビット線Ｂ
１に結合されることになる。

その結果、出力ラインＯＵＴ、は、第６図Ｅに示された
ように高レベルにされる。

時刻ｔ４においてクロックパルスψ１が再び低レベルに
されるとこれに応じて第１マトリクス２３の各出力ライ
ンＡ１ないしＡｍが再びプリチャージされる。

時刻ｔ５においてクロックパルスψ２が低レベルにされ
ると、第２マトリクス２４の各出力ライン０ＵＴ１ない
し０ＵＴｎが再びプリチャージされる。

本発明に係るＭＯＳマトリクスは、セルファラインドゲ
ート構造を清し、かつスルーホールヲ必要としていない
ことから、単一ビット当りの占有面積が従来のものに比
し著しく小さくなることが理解される。

第７ａ図及び第７ｂ図は同じ回路機能を遠戚するＭＯ８
ＩＣを夫々本発明の技術で形成した場合と従来の８１ゲ
一トＭＯ８製造技術で形成した場合の半導体チップサイ
ズ及び各回路ブロック毎の占有面積を比較して示してい
る。

即ち、本発明に係るＭＯＳマトリクスを採用することに
よって、単なるセルファライン型の８１ゲ一トＭＯ８Ｒ
ＯＭを採用した場合に比し、ＬＳｉ中の比較的大面積を
占有するＲＯＭ部分が約５０％縮小され、結果として全
チップサイズが約２０％小さくすることが可能となって
いる。

次に、第８ａ及びｂ図を下に本発明に係るＲＯＭの動作
速度について説明する。

第８ｂ図に示す如きレシオレス回路を用いるため、ＲＯ
Ｍの出力レベルは二つの状態を有し、前記したようにプ
リチャージデータラインは低レベルを保持するか高レベ
ルにシフトする。

この場合、ＲＯＭの動作スピードは主としてプリチャー
ジされたデータラインが高レベルに推移するディスチャ
ージタイムｔｄに依存する。

第８ａ図は第８ｂ図に示された４８本のアドレスライン
を有し、４８個のエンハンス又はデフリージョンＭＯ８
ＦＥＴが直列に接続されｆ、ニーＭＯ８ＲＯＭのディス
チャージタイム（ｌｌｌｔｄ）とエンハンスメントモー
ドの負荷ＭＯ８のゲートに供給されるクロックパルスの
振幅（横軸■。

ｐ）との関係を測定したものである。

但し、ＲＯＭの出力キャパシタンスは約１．５ｐＦとし
である。

この図よりディスチャージタイムが１゜５μｓより小さ
く、特に電卓用ＩＣとしては１００ ＫＨｚのオーダー
の動作が可能であるので実用上全く問題はない。

以上まとめると本発明に係るＲＯＭは次の特徴を有して
いる。

（１） 本発明のＲＯＭは駆動素子としてエンハンス
メント型及びデプリーション型ＭＯ８ＦＥＴで構成され
る。

（２）本発明のＲＯＭはサイズが著しく小さく、従来の
Ｓｉゲート構造のものに比し約５０係縮小される。

（３）本発明のＲＯＭは現在広く用いられつつあるデプ
リーション負荷を用いたＳｉアゲ− ＭＯ８ＬＳＩとコンパチブルなプロセスで作られ得る。

（４）カスケードレシオレス回路が本発明のＲＯＭに適
用され得、動作速度のエスチメーションに充分な注意を
払うことによって極めて優れた特性をもったＬＳＩが実
現できる。

第５図の実施例の回路は、少ない回路素子をもって構成
することができ、また確実な回路動作を行なう。

このことは次の説明から良く理解できるであろう。

例えばアドレスデコーダを、第５図の構成にかえて、第
１図に示されたような単位回路の複数個を使用する構成
にすることができるが、この場合は、第１図の単位回路
の出力の選択レベルかはゾ電源電圧の低レベルであり、
また非選択レベルかはゾ０ボルトの高レベルであるのに
対し、第２マトリクス２４の入力の選択レベルが前記か
ら明らかなようにはマ０ボルトの高レベルであり、また
非選択レベルかはマ電源電圧のような低レベルであるこ
とが必要とされるので、インバータ回路による信号反転
が必要となる。

そのため、第２マトリクス２４の入力数に対応したイン
バータ回路を設けなければならなくなってくる。

第５図の構成の場合、アドレスデコーダ２３の選択レベ
ルかはＶＱボルトの高レベルでなり、非選択レベルかは
ゾ電源電圧の低レベルとなるので、上記のようなインバ
ータ回路を設けなくてすむ。

その結果、第５図の回路は少ない回路素子数でそれを構
成できる。

第５図のアドレスデコーダ２３は、ＲＯＭマトリクスと
しての第２マトリクス２４へ適切なレベルの信号を供給
する。

第５図の構成にかえて、例えば同図のアドレスデコーダ
２３の負荷ＭＯ３ＦＥＴ ２７のゲートにり１コツクパ
ルスψ１でなく電源電圧のような一定電圧を加えるよう
にする場合は、出力ラインの高レベルは、負荷ＭＯ８Ｆ
ＥＴのコンダクタンスと、その出力ラインと回路の接地
点との間に直列接続された複数のＭＯＳＦＥＴの全体の
コンダクタンスとの比によって決められるようになる。

この場合上記出力ラインと回路の接地点との間に直列接
続された複数のＭＯＳＦＥＴのそれぞれのコンダクタン
スを充分に大きくすることがＭＯＳＦＥＴの寸法等の制
限から困難となるので、上記出力ラインの高レベルを充
分な値にまで変化させることが困難となってくる。

その結果、第２マトリクス２４を良好に駆動することが
できなくなってくる。

第５図の構成のアドレスデコーダは、それが実質的にい
わゆるレシオレス回路を構成しているので、良好なレベ
ルの高レベル信号を出力する。

従つて、第５図の回路は確実に動作する。

なお、以上述べた本発明の思想はプログラマブルロジッ
クアレイ、４相しシオレスダイナミック回路のような他
の複雑な論理回路にも適用できる。

従って、本願の権利範囲は前述した特定の実施態様に限
定されるものではないことは明らかである。

【図面の簡単な説明】

第１図は従来のＭＯ８ＲＯＭの基本回路図、第２ａ及び
ｂ図は夫々従来のＭＯ８ＲＯＭの一部拡大平面図及び断
面図、第３図は直列接続されたＭＯＳＦＥＴによって構
成されたＭＯ８ＲＯＭの基本回路図、第４ａ乃至Ｃ図は
第３図のＭＯＳ ＲＯＭを構成する集積回路の一部拡大
平面及び断面図、第５図は本発明に係るＭＯＳ ＲＯＭ
の回路図、第６図は、第５図の回路の動作波形図、第７
ａ及びｂは夫々本発明を採用したＭＯ８ＬＳＩと従来技
術によるＭＯＳ Ｌ Ｓ Ｉとを比較するためのＬＳＩ
チップ上面パターン図、第８ｂ図は実際に本発明のＭＯ
８ＲＯＭを用いる場合の一回路例を示す図、第８ａ図は
第８ｂの回路における動作速度を測定した結果を示す図
である。

Claims (1)

1. 【特許請求の範囲】 １ 行列状に配置された第１の絶縁ゲート電界効果型ト
   ランジスタ群を含み、該トランジスタ群の選択されたも
   のはデプリーションタイプで、残りのものはエンハンス
   メントタイプに規定され、各行において前記絶縁ゲート
   電界効果型トランジスタは直列接続されてプリチャージ
   用絶縁ゲート電界効果型トランジスタを介して電源に接
   続され、各列においてそこに位置する前記絶縁ゲート電
   界効果型トランジスタのゲート電極は入力信号線によっ
   て共通接続されて成るアドレス・デコーダ回路部と、行
   列状に配置された第２の絶縁ゲート電界効果型トランジ
   スタ群を含み、該トランジスタ群の選択されたものはデ
   プリーションタイプで、残りのものはエンハンスメント
   タイプに規定され、各列において前記第２の絶縁ゲート
   電界効果型トランジスタ群は直列接続されてプリチャー
   ジ用絶縁ゲート電界効果型トランジスタを介して電源に
   接続され、各行においてそこに位置する前記第２の絶縁
   ゲート電界効果型トランジスタ群のゲート電極は入力信
   号線によって共通接続されて成るリード・オンリー・メ
   モリ回路部とを具備して成り、前記アドレス・デコーダ
   回路部の各行の出力信号が前記リード・オンリー・メモ
   リ回路部の前記各入力信号線にそれぞれ入力され、前記
   リード・オンリー・メモリ回路部の各列の直列接続回路
   の出力信号を取り出すように成したことを特徴とするリ
   ード・オンリー・メモリ回路。 ２ 前記リード・オンリー・メモリ回路部のプリチャー
   ジ用絶縁ゲート電界効果型トランジスタは複数列につい
   て共通接続されたものであることを特徴とする特許請求
   の範囲第１項記載のリード・オンリー・メモリ回路。 ３ 前記リード・オンリー・メモリ回路部の各列の直列
   接続回路の出力信号を選択的に取り出すための選択回路
   を具備して成る特許請求の範囲第２項記載のリード・オ
   ンリー・メモリ回路。