JPS5831525B2 - A−d ヘンカンキニオケルヨミトリソクドイジヨウケンシユツホウシキ - Google Patents
A−d ヘンカンキニオケルヨミトリソクドイジヨウケンシユツホウシキInfo
- Publication number
- JPS5831525B2 JPS5831525B2 JP5372275A JP5372275A JPS5831525B2 JP S5831525 B2 JPS5831525 B2 JP S5831525B2 JP 5372275 A JP5372275 A JP 5372275A JP 5372275 A JP5372275 A JP 5372275A JP S5831525 B2 JPS5831525 B2 JP S5831525B2
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- JP
- Japan
- Prior art keywords
- output
- signal
- converter
- gate
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Analogue/Digital Conversion (AREA)
- Indicating Measured Values (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
Description
【発明の詳細な説明】
本発明は機械的変位量を電気信号に変換するAD変換器
の読取り速度異常検出方式に関する。
の読取り速度異常検出方式に関する。
例えば電子式料金秤においては機械的な変位置を電気信
号に変換する必要がある。
号に変換する必要がある。
このため被計量物の重量に対応した機械的な変位量を読
取り、この変位量に対応して所定数のパルス信号を出力
す言A−D変換器が使用されており、このA−D変換器
より出力されるパルス信号をカウンターで計数している
。
取り、この変位量に対応して所定数のパルス信号を出力
す言A−D変換器が使用されており、このA−D変換器
より出力されるパルス信号をカウンターで計数している
。
然るに、料金秤に被計量物を乱暴にのせたりすると、機
械的な移動速度が所定以上に速くなり、パルス信号の周
期も短かくなる場合があるが、この周期がカウンターの
計数能力より早くなると、このカウンターに依ってA−
D変換器に依って出力されるパルス信号を正確に計数す
る事が出来ないので、実際の重量と秤の表示重量とに誤
差が生じ、正確な秤量動作が出来ない場合があった。
械的な移動速度が所定以上に速くなり、パルス信号の周
期も短かくなる場合があるが、この周期がカウンターの
計数能力より早くなると、このカウンターに依ってA−
D変換器に依って出力されるパルス信号を正確に計数す
る事が出来ないので、実際の重量と秤の表示重量とに誤
差が生じ、正確な秤量動作が出来ない場合があった。
本発明は上記事情を鑑みてなされたもので、その目的と
する所は機械的変位部の移動速度が所定以上になるとこ
れを検出し、読取り速度の異常検出が出来るようにした
A−D変換器に於ける読取り速度異常検出方式を提供し
ようとするものである。
する所は機械的変位部の移動速度が所定以上になるとこ
れを検出し、読取り速度の異常検出が出来るようにした
A−D変換器に於ける読取り速度異常検出方式を提供し
ようとするものである。
以下、図面を参照してデジタル式電子秤に応用した本発
明の実施例を詳細に説明する。
明の実施例を詳細に説明する。
第1図および第2図は本発明の第1実施例を示す。
1はスリットチャート、光源部、受光素子等から成るA
−り変換器で、秤本体の皿にのせられた被計量物の重量
をデジタル信号に変換して重量信号(パルス信号)とし
て出力する。
−り変換器で、秤本体の皿にのせられた被計量物の重量
をデジタル信号に変換して重量信号(パルス信号)とし
て出力する。
2は上記重量信号をカウントする可逆カウンタで、その
出力(内容)は図示しない種々のゲート回路に入力させ
て各種演算を実行させ、その演算結果をたとえば表示装
置4に送って表示させる。
出力(内容)は図示しない種々のゲート回路に入力させ
て各種演算を実行させ、その演算結果をたとえば表示装
置4に送って表示させる。
3は複数個のフリップフロップで構成され、上記A−D
変換器1の出力を入力信号とする少くともA−D変換器
1の応答する最小周期よりはるかに速いクロックを具備
したn進カウンタで、後述するように時間設定回路を成
す。
変換器1の出力を入力信号とする少くともA−D変換器
1の応答する最小周期よりはるかに速いクロックを具備
したn進カウンタで、後述するように時間設定回路を成
す。
このn進カウンタは第2図のタイミングチャートからも
明白なように、上記A−D変換器から出力される上記重
量信号の各パルス信号をスタートパルスとしてカウント
動作を開始し、そのカウント出力を得るようにされてい
る。
明白なように、上記A−D変換器から出力される上記重
量信号の各パルス信号をスタートパルスとしてカウント
動作を開始し、そのカウント出力を得るようにされてい
る。
即ち上記スタートパルスがn進カウンタ3に入力された
ときからカウント動作を開始し、その最下位桁(n−1
ビツト)までカウントしてカウントアツプする間、常に
”1“出力をオアゲート6に出力するようにされている
。
ときからカウント動作を開始し、その最下位桁(n−1
ビツト)までカウントしてカウントアツプする間、常に
”1“出力をオアゲート6に出力するようにされている
。
このためれ進カウンタ3はその複数個のフリップフロッ
プの各ビット出力を出力する所定のセット出力端子また
はリセット出力端子をすべて上記オアゲート回路6(以
下、ゲート6というように略称する。
プの各ビット出力を出力する所定のセット出力端子また
はリセット出力端子をすべて上記オアゲート回路6(以
下、ゲート6というように略称する。
)に入力され、またゲート6の出力信号はアントゲ゛−
ト回路7に入力されている。
ト回路7に入力されている。
猶、上記n進カウンタ3はn−1ビツトまでカウントア
ツプしたときに自動的にOに復帰するようにその最上位
桁の出力を最下位桁のリセット入力端子に接続されてい
る。
ツプしたときに自動的にOに復帰するようにその最上位
桁の出力を最下位桁のリセット入力端子に接続されてい
る。
また上述したような本発明の目的を実現するために、オ
アゲート6の出力が“1“である期間t1はA−D変換
器1の正常なパルス信号(第2図のC7,。
アゲート6の出力が“1“である期間t1はA−D変換
器1の正常なパルス信号(第2図のC7,。
2で示すパルス信号)の周期T1より小さくなるように
選ばれている。
選ばれている。
詰り、パルス信号の周期T1およびn進カウンタの設定
時間t1の関係は、上記A−り変換器1から出力される
パルス信号が可逆カウンタ2でカウント可能な最小の周
期T1よりやや小さめに上記設定時間t1を選んだもの
である3前記ゲート7は上記A−D変換器1の出力パル
ス信号をまた入力信号とされ、その出力信号はフリップ
フロップ8のセット入力端子に入力されている。
時間t1の関係は、上記A−り変換器1から出力される
パルス信号が可逆カウンタ2でカウント可能な最小の周
期T1よりやや小さめに上記設定時間t1を選んだもの
である3前記ゲート7は上記A−D変換器1の出力パル
ス信号をまた入力信号とされ、その出力信号はフリップ
フロップ8のセット入力端子に入力されている。
上記フリップフロップ8の出力は後述するように、上記
A−D変換器1の出力パルス信号に上記可逆カウンタ2
にカウントできないようなエラー信号(異常信号)el
が発生したとき“1“出力信号を出力するものであるか
ら、エラー表示ランプ等を具備した表示装置4に上記出
力信号を入力されて異常信号発生時にエラー表示ランプ
等を点灯するようにされている。
A−D変換器1の出力パルス信号に上記可逆カウンタ2
にカウントできないようなエラー信号(異常信号)el
が発生したとき“1“出力信号を出力するものであるか
ら、エラー表示ランプ等を具備した表示装置4に上記出
力信号を入力されて異常信号発生時にエラー表示ランプ
等を点灯するようにされている。
また上記フリップフロップ8の出力信号はアントゲ゛−
ト回路5の一方の入力信号として入力され、また上記ゲ
ート5はリセット入力信号を他方の入力信号とされてい
る。
ト回路5の一方の入力信号として入力され、また上記ゲ
ート5はリセット入力信号を他方の入力信号とされてい
る。
また、上記ゲート5の出力信号はフリップフロップ8の
リセット入力端子に入力されている。
リセット入力端子に入力されている。
したがってフリップフロップ3はリセット入力信号によ
りリセットされて上記エラーランプ等の表示を遮断でき
る。
りリセットされて上記エラーランプ等の表示を遮断でき
る。
以上のような回路構成であれば、上記A−D変換器1か
ら正常な周期T1でパルス信号(第2図のC1,C2)
が出力されているときには上記n進カウンタ3は上記パ
ルス信号C1をスタートパルスとしてカウント動作を開
始し、ゲート6を介してゲート7に“1“出力をそのカ
ウントアツプまで、即ち時間t1が経過するまで出力し
つづける。
ら正常な周期T1でパルス信号(第2図のC1,C2)
が出力されているときには上記n進カウンタ3は上記パ
ルス信号C1をスタートパルスとしてカウント動作を開
始し、ゲート6を介してゲート7に“1“出力をそのカ
ウントアツプまで、即ち時間t1が経過するまで出力し
つづける。
然しなからこの期間中に上記A−D変換器1から上記異
常信号e1が発生しなければゲート7は閉じたままであ
り、その出力は“O“の状態を続けるから、勿論フリッ
プフロップ8の出力は“O“のままである。
常信号e1が発生しなければゲート7は閉じたままであ
り、その出力は“O“の状態を続けるから、勿論フリッ
プフロップ8の出力は“O“のままである。
若しも上記t1の期間中に上記AD変換器1から異常信
号e1が発生すると、ゲート7が開かれてその出力側の
A点には第2図にみられるような異常信号e1と相似な
信号が出力され、更にその信号はフリップフロップ8に
入力される。
号e1が発生すると、ゲート7が開かれてその出力側の
A点には第2図にみられるような異常信号e1と相似な
信号が出力され、更にその信号はフリップフロップ8に
入力される。
このためフリップフロップ8はセット状態にされて、′
1“出力信号を出力し、上述したようにこの信号により
表示装置4のエラー表示ランプが点灯表示される。
1“出力信号を出力し、上述したようにこの信号により
表示装置4のエラー表示ランプが点灯表示される。
またこのとき、電源を遮断するなどしてゲート5にリセ
ット入力信号を入力させれば上記ゲート5は開かれてそ
の出力信号はフリップフロップ8のリセット入力端子に
入力されるから、フリップフロップ8はリセットされ、
上記表示装置4のエラー表示ランプを消灯させる。
ット入力信号を入力させれば上記ゲート5は開かれてそ
の出力信号はフリップフロップ8のリセット入力端子に
入力されるから、フリップフロップ8はリセットされ、
上記表示装置4のエラー表示ランプを消灯させる。
なお、第1図に示す回路においては、時間t1が経過後
、パルス信号の周期T1が経過するまでの間にエラー信
号e1が発生した場合は、異常を検出することができな
い。
、パルス信号の周期T1が経過するまでの間にエラー信
号e1が発生した場合は、異常を検出することができな
い。
この場合、エラー信号e1はアンドゲート7を通過せず
、また、可逆カウンタ2によってもカウントされない。
、また、可逆カウンタ2によってもカウントされない。
したがって、このような状態の発生を防ぐためには、時
間t1を、可逆カウンタ2のカウント可能な最小周期T
1に極力近ずけておくことが必要である。
間t1を、可逆カウンタ2のカウント可能な最小周期T
1に極力近ずけておくことが必要である。
この場合、近ずければ近ずけるほど検出ミスが生じる可
能性が少くなる。
能性が少くなる。
また、上述した実施例のようにやや小さく設定すれば、
可逆カウンタ2をカウント能力の限界まで利用できる利
点が得られる。
可逆カウンタ2をカウント能力の限界まで利用できる利
点が得られる。
なお、第2図のタイミングチャートには、上記可逆カウ
ンタ2、n進カウンタ3、フリップフロップ8、その他
のゲート回路等を駆動する各種制御用クロックパルスの
記載は省略しである。
ンタ2、n進カウンタ3、フリップフロップ8、その他
のゲート回路等を駆動する各種制御用クロックパルスの
記載は省略しである。
第3図および第4図は第2実施例の回路構成およびその
タイミングチャートを夫々示すものである。
タイミングチャートを夫々示すものである。
第3に示す回路と第1図に示す回路の相違点は、第1図
のn進カウンタ3およびゲート6を第3図ではワンショ
ットマルチバイブレーク30に置きかえたもので、それ
以外は全く同一である。
のn進カウンタ3およびゲート6を第3図ではワンショ
ットマルチバイブレーク30に置きかえたもので、それ
以外は全く同一である。
即ち、第3図に於いて上記A−D変換器1の出力パルス
信号は上記ワンショットマルチバイブレーク30のトリ
ガ入力端子に入力され、またワンショットマルチバイブ
レーク30の出力信号はゲート7に入力されて同ゲート
7を規制しているものである。
信号は上記ワンショットマルチバイブレーク30のトリ
ガ入力端子に入力され、またワンショットマルチバイブ
レーク30の出力信号はゲート7に入力されて同ゲート
7を規制しているものである。
そのほかの回路構成は第1図と全く同一であるから、第
3図および第4図では第1図および第2図に用いた同一
記号を、同一作用をするものに対しである。
3図および第4図では第1図および第2図に用いた同一
記号を、同一作用をするものに対しである。
第4図のタイミングチャートからも分るように、上記ワ
ンショットマルチバイブレーク30は上記A−D変換器
からの出力パルス信号C1が入力されたときセット状態
にされて、予め設定された期間(この場合も時間t1と
する。
ンショットマルチバイブレーク30は上記A−D変換器
からの出力パルス信号C1が入力されたときセット状態
にされて、予め設定された期間(この場合も時間t1と
する。
)その出力は“1“の状態を保持している。
勿論、第1実施例の場合と同様に、この期間tllはA
−D変換器1から出力される正常なパルス信号C1゜C
2等の周期T1より小さく設定されている。
−D変換器1から出力される正常なパルス信号C1゜C
2等の周期T1より小さく設定されている。
したがって上記期間t1内に上記A−D変換器1から異
常信号e、が発生すれは前述したことと全く同様にフリ
ップフロップ8がセットされて、そのセット出力信号を
出力している間、同様に表示装置4のエラー表示ランプ
を点灯表示させる。
常信号e、が発生すれは前述したことと全く同様にフリ
ップフロップ8がセットされて、そのセット出力信号を
出力している間、同様に表示装置4のエラー表示ランプ
を点灯表示させる。
猶、第4図のタイミングチャートにも各種制御用クロッ
クパルスは図示省略しである。
クパルスは図示省略しである。
猶、上記説明では時間設定回路としてn進カウンタやワ
ンショットマルチバイブレークを用いたが、勿論同様な
動作を行う他の素子も種々前えられ、またA−D変換器
としてスリットチャートを用いれものに限定して説明し
たが、計数方式以外の他の方式によるA−D変換器から
出力されるパルス信号の制御も勿論、本発明の実施例回
路で可能である。
ンショットマルチバイブレークを用いたが、勿論同様な
動作を行う他の素子も種々前えられ、またA−D変換器
としてスリットチャートを用いれものに限定して説明し
たが、計数方式以外の他の方式によるA−D変換器から
出力されるパルス信号の制御も勿論、本発明の実施例回
路で可能である。
更にまた上記説明ではデジタル式電子秤に本発明を応用
したものについて説明したが、匁論他の同様な装置にも
適用でき、要は本発明の主旨をはずれない範囲内で種々
変形可能である。
したものについて説明したが、匁論他の同様な装置にも
適用でき、要は本発明の主旨をはずれない範囲内で種々
変形可能である。
以上詳細に説明したように、本発明によればAD変換器
から出力されるパルス信号が、このパルス信号をカウン
トする(読取る)カウンタの読取り速度以上の周期で出
力されたとき、これを直ちに検出し、異常信号の発生を
表示装置のエラー表示装置等に表示させることができる
から誤りを未然に防止できるとともに、回路構成も非常
に簡単であるなどの種々の利点がある。
から出力されるパルス信号が、このパルス信号をカウン
トする(読取る)カウンタの読取り速度以上の周期で出
力されたとき、これを直ちに検出し、異常信号の発生を
表示装置のエラー表示装置等に表示させることができる
から誤りを未然に防止できるとともに、回路構成も非常
に簡単であるなどの種々の利点がある。
第1図および第2図は本発明の第1実施領を示すもので
、第1図はその主たる回路構成図、第2図は第1図の回
路の動作を説明するタイミングチャートである。 第3図および第4図は本発明の第2実施例を示すもので
、第3図はその主たる回路構成図、第4図は第3図の回
路の動作を説明するタイミングチャートである。 1・・・・・・A−D変換器、2・・・・・・可逆計数
回路、3゜30・・・・・・時間設定回路、4・・・・
・・表示装置、8・・・・・・フリップフロップ。
、第1図はその主たる回路構成図、第2図は第1図の回
路の動作を説明するタイミングチャートである。 第3図および第4図は本発明の第2実施例を示すもので
、第3図はその主たる回路構成図、第4図は第3図の回
路の動作を説明するタイミングチャートである。 1・・・・・・A−D変換器、2・・・・・・可逆計数
回路、3゜30・・・・・・時間設定回路、4・・・・
・・表示装置、8・・・・・・フリップフロップ。
Claims (1)
- 1 機械的な変位置を読取り、この変位量に対応して所
定数のパルス信号を出力するA−D変換器よりのパルス
信号の周期と、予め設定されたパルス信号の周期とを比
較し、A−D変換器よりのパルス信号の周期が設定周期
より速いときに読取り速度異常として検出するようにし
たことを特徴とするA−D変換器に於ける読取り速度異
常検出方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5372275A JPS5831525B2 (ja) | 1975-05-02 | 1975-05-02 | A−d ヘンカンキニオケルヨミトリソクドイジヨウケンシユツホウシキ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5372275A JPS5831525B2 (ja) | 1975-05-02 | 1975-05-02 | A−d ヘンカンキニオケルヨミトリソクドイジヨウケンシユツホウシキ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS51129165A JPS51129165A (en) | 1976-11-10 |
JPS5831525B2 true JPS5831525B2 (ja) | 1983-07-06 |
Family
ID=12950709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5372275A Expired JPS5831525B2 (ja) | 1975-05-02 | 1975-05-02 | A−d ヘンカンキニオケルヨミトリソクドイジヨウケンシユツホウシキ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5831525B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4176321A (en) * | 1977-09-02 | 1979-11-27 | Motorola, Inc. | Delta modulation detector |
JPS586473A (ja) * | 1981-07-03 | 1983-01-14 | Fujitsu Ltd | デジタル変調回路の故障検出方式 |
JPS59180462A (ja) * | 1983-03-31 | 1984-10-13 | Mitsutoyo Mfg Co Ltd | 静電容量型エンコ−ダ |
JPS6356833U (ja) * | 1986-09-30 | 1988-04-15 |
-
1975
- 1975-05-02 JP JP5372275A patent/JPS5831525B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS51129165A (en) | 1976-11-10 |
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