JPS5830152A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5830152A JPS5830152A JP56128449A JP12844981A JPS5830152A JP S5830152 A JPS5830152 A JP S5830152A JP 56128449 A JP56128449 A JP 56128449A JP 12844981 A JP12844981 A JP 12844981A JP S5830152 A JPS5830152 A JP S5830152A
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- JP
- Japan
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- transistor
- circuit
- gate
- output terminal
- collector
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＩ Ｌ （Ｉｎｔ＠ｇｒａｔ＠ｄ Ｉ！Ｉｊ
＠ａｔｔｏｎＬｏｇｆ ）？’ −）を利用し大半導体
集積回路に関する。
＠ａｔｔｏｎＬｏｇｆ ）？’ −）を利用し大半導体
集積回路に関する。
ｆ２Ｌ ｆｆ −）はパイＩ−ツ技術でありながら高集
積化を実現できるものとして注目されている。
積化を実現できるものとして注目されている。
従来、とのＩ’Ｌｒ−）を用いた回路として例えば第１
図に示すものがある。同図において、１はＰＮＰ ）ラ
ンジスタ２とエミνりが接地され九ＮＰＮ ）ランジス
タ１との組合せで構成された１’Ｌ？”−ト８４は入力
端子、５はエミ、り端子（イア’）ｘｌｆｉ）、ｇは電
源（５ｖ）線、１，８はＮＰＮ ）ランゾスタ、＃〜１
１は抵抗、１２は出力端子である。
図に示すものがある。同図において、１はＰＮＰ ）ラ
ンジスタ２とエミνりが接地され九ＮＰＮ ）ランジス
タ１との組合せで構成された１’Ｌ？”−ト８４は入力
端子、５はエミ、り端子（イア’）ｘｌｆｉ）、ｇは電
源（５ｖ）線、１，８はＮＰＮ ）ランゾスタ、＃〜１
１は抵抗、１２は出力端子である。
一般に、電源は７ｖ以下と低いが、出力回路に電源以上
の１５〜２０Ｖ１１度のサージやＤＣバイアスが印加さ
れる場合、第１図の回路であると、耐圧はＮＰＮ ）ラ
ンジスタＩのＶｃ＊＊（工１、り接地でペース・工ｉ９
タ関に抵抗を接続した場合のコレクタ電圧）で決定され
るため、この”Ｃ１ｍを２０Ｖ以上にしなくてはならな
い。このＶＣｌｌはＮＰＮ ）ランゾスタ８の電流増幅
率や抵抗により変化し、最悪ｖ０゜（エイツタ接地の場
合のコレクタ電圧）１１度まで低くなる。
の１５〜２０Ｖ１１度のサージやＤＣバイアスが印加さ
れる場合、第１図の回路であると、耐圧はＮＰＮ ）ラ
ンジスタＩのＶｃ＊＊（工１、り接地でペース・工ｉ９
タ関に抵抗を接続した場合のコレクタ電圧）で決定され
るため、この”Ｃ１ｍを２０Ｖ以上にしなくてはならな
い。このＶＣｌｌはＮＰＮ ）ランゾスタ８の電流増幅
率や抵抗により変化し、最悪ｖ０゜（エイツタ接地の場
合のコレクタ電圧）１１度まで低くなる。
一方、ＩＬｒ−）Ｊを高速化及び高フアンアウト化すれ
ばするほど、エピタキシャル層を高濃度とし、かつその
厚さくｔ、）を薄くする必要があるため、とのＩ２Ｌゲ
ートＬと共存するＮＰＮ ）ランジスタ８の耐圧が低下
する〇しかしながら、従来の回路では前述のように、Ｎ
ＰＮ ）ランゾスタ８の出力耐圧を高くする必要がある
ため、エピタキシャル層を厚くしなければならなかった
。このため、集積密度が低下すると共に、ＩＬダグ−２
の高周波性能が損われていた。
ばするほど、エピタキシャル層を高濃度とし、かつその
厚さくｔ、）を薄くする必要があるため、とのＩ２Ｌゲ
ートＬと共存するＮＰＮ ）ランジスタ８の耐圧が低下
する〇しかしながら、従来の回路では前述のように、Ｎ
ＰＮ ）ランゾスタ８の出力耐圧を高くする必要がある
ため、エピタキシャル層を厚くしなければならなかった
。このため、集積密度が低下すると共に、ＩＬダグ−２
の高周波性能が損われていた。
この発明は上記実情に艦みてなされたもので、その目的
は、ＩＬｒ−）の性能を損うことなくこれと共存するパ
イＩ−ラ素子の高耐圧化及び高集積密度化を図り得る半
導体集積回路を提供することにある。
は、ＩＬｒ−）の性能を損うことなくこれと共存するパ
イＩ−ラ素子の高耐圧化及び高集積密度化を図り得る半
導体集積回路を提供することにある。
以下、図面を参照してこの発明の一実施例を説明する・
第２図において、１１け例えば２個の出力端子を有する
Ｉ’Ｌｒ−）、１２はこのｌ２Ｌｆ−）７７の一方の出
力端子及び定電流源１３にペースが接続され九ＮＰＮ
）ランジスタ、１４は同じく出力ｆ−） Ｚ １の他方
の出力端子及び定電流源１１１にペースが接続され九Ｎ
ＰＮ ）ランゾスタである。上記ＮＰＮ ）ランジスタ
１２のコレクタは出力端子１＃に接続されている。
第２図において、１１け例えば２個の出力端子を有する
Ｉ’Ｌｒ−）、１２はこのｌ２Ｌｆ−）７７の一方の出
力端子及び定電流源１３にペースが接続され九ＮＰＮ
）ランジスタ、１４は同じく出力ｆ−） Ｚ １の他方
の出力端子及び定電流源１１１にペースが接続され九Ｎ
ＰＮ ）ランゾスタである。上記ＮＰＮ ）ランジスタ
１２のコレクタは出力端子１＃に接続されている。
またこのトランジスタ１２のエン、りＦｉＮＰＮ）ラン
ジスタ１４のコレクタＫＩＩ続され、さらＫこのトラン
ジスタ１４の１１ツタは接地されている。
ジスタ１４のコレクタＫＩＩ続され、さらＫこのトラン
ジスタ１４の１１ツタは接地されている。
この回路では、ＩＬｒ−）１７がオンし、ＮＰＮ ）
ｊンジスタ１１．１４がそれぞれオフの状態において、
トランジスタ１２のコレクタにバイアス電圧を印加して
いくと、ある電圧でブレークダウンする。このブレーク
ダウンは以下の様になる・すなわちＩ”Ｌゲート１１が
オンしているため、トランジスタ１２．１４は共に略ペ
ース接地状態にあると考えられる。ここで、トランジス
タ１４に着目すると、このトランジスタ１４は、ペース
及びエン、りが略同電位でちるからＶＣｌｌ （エン、
り接地でペース・エミッタ間を短絡し九場合のコレクタ
エン、り間電圧）モードにあることがわかる。従って、
トランジスタ１２のエミッタは高インピーダンスで接地
されたのと略等価とな転、これによりトランジスタ１２
のコレクタ耐圧は、このトランジスタ１２０ＢｖｃＢ。
ｊンジスタ１１．１４がそれぞれオフの状態において、
トランジスタ１２のコレクタにバイアス電圧を印加して
いくと、ある電圧でブレークダウンする。このブレーク
ダウンは以下の様になる・すなわちＩ”Ｌゲート１１が
オンしているため、トランジスタ１２．１４は共に略ペ
ース接地状態にあると考えられる。ここで、トランジス
タ１４に着目すると、このトランジスタ１４は、ペース
及びエン、りが略同電位でちるからＶＣｌｌ （エン、
り接地でペース・エミッタ間を短絡し九場合のコレクタ
エン、り間電圧）モードにあることがわかる。従って、
トランジスタ１２のエミッタは高インピーダンスで接地
されたのと略等価とな転、これによりトランジスタ１２
のコレクタ耐圧は、このトランジスタ１２０ＢｖｃＢ。
（ペース・コレクタ間の逆耐圧）からトランジスタ１２
のｖｃｚａｒとトランジスタ１４のｖｃａｍの和、まで
もっことになる。通常、例えば、濃度１０１６〜１０１
７峰ｒｖ’４、厚さ４〜８μｍのエピタキシャル層を用
いて上記トランジスタ１ｊを形成した場合、この’３ｖ
ｃｓｏは２５〜４０Ｖ程度ある・このため、前述のよう
な出力耐圧２０Ｖ以上という要求には十分答えられる。
のｖｃｚａｒとトランジスタ１４のｖｃａｍの和、まで
もっことになる。通常、例えば、濃度１０１６〜１０１
７峰ｒｖ’４、厚さ４〜８μｍのエピタキシャル層を用
いて上記トランジスタ１ｊを形成した場合、この’３ｖ
ｃｓｏは２５〜４０Ｖ程度ある・このため、前述のよう
な出力耐圧２０Ｖ以上という要求には十分答えられる。
また、ＢｖＣＩＯは前述したトランジスタの電流増幅率
や抵抗に依存せず、コレクタの濃度で決まるのでばらつ
きも小さい・ 第３図は第２図の基本回路を用いた具体的な実施例を示
すものである。同図において、１１は２〜３ Ｖ、、
（１，５〜２．４Ｖ ）程度の電源線、１８．１９はそ
れぞれｌ２Ｌｒ−ト、２０．２１はそれぞれＮＰＮ ）
ランジスタ２２．２１にペース電流を与えるＰＮＰ ）
ランジスタ、２４．２５はそれぞれＮＰＮ ）ランジス
タ２６．２１にバイアスを与える抵抗、２８は出力端子
、２９はこの出力端子２８に接続された例えばマグネ、
トのＬ負荷である。
や抵抗に依存せず、コレクタの濃度で決まるのでばらつ
きも小さい・ 第３図は第２図の基本回路を用いた具体的な実施例を示
すものである。同図において、１１は２〜３ Ｖ、、
（１，５〜２．４Ｖ ）程度の電源線、１８．１９はそ
れぞれｌ２Ｌｒ−ト、２０．２１はそれぞれＮＰＮ ）
ランジスタ２２．２１にペース電流を与えるＰＮＰ ）
ランジスタ、２４．２５はそれぞれＮＰＮ ）ランジス
タ２６．２１にバイアスを与える抵抗、２８は出力端子
、２９はこの出力端子２８に接続された例えばマグネ、
トのＬ負荷である。
この回路においては、Ｉ”Ｌメート１８がオフのとき、
ＩＬダニ）７Ｇがオンし、従ってトランジスタ２０．２
１がオンする。これにより、トランジスタ２１．２１が
オンし、トランシスｐｘｔｔ、ｉｚｖのペースが接地さ
れる。
ＩＬダニ）７Ｇがオンし、従ってトランジスタ２０．２
１がオンする。これにより、トランジスタ２１．２１が
オンし、トランシスｐｘｔｔ、ｉｚｖのペースが接地さ
れる。
ここで、マグネット１ｍＫより逆起電力を発生させると
、本来、出力端子２８はトランジスタ２ｇ、２ｒがオフ
するとき、逆起電力によ〕瞬間的に無限大まで電圧上昇
しようとする。しかし、トランジスタｘｔｚ、ｚｖ等の
素子耐圧によ６２圧がクランプされ、逆起電力によるエ
ネルギー（’ｒｔ２Ｉ２Ｌ 、ここでＩはマグネ、ト２
９に流れる電流、Ｌｔｉリアクタンス）が吸収されるた
め、ある時間マグネ、ト２９に逆電流が流れ、このマグ
ネ、ト２９はその間オフしないことになる・′理想的に
はこの時間は零であることが望ましい。つまり、トラン
ジスタ２６．１１がオフした瞬間出力端子２８が無限大
に上昇すれば、エネルギーは瞬時に放出され、逆電流の
流れる時間はほぼ零となる。すなわち、出力端子２８の
電圧がトランジスタ２６．２’Ｆがオフした瞬間に高く
なればなるほど、つオり耐圧が高い＃１ど良くなる。
、本来、出力端子２８はトランジスタ２ｇ、２ｒがオフ
するとき、逆起電力によ〕瞬間的に無限大まで電圧上昇
しようとする。しかし、トランジスタｘｔｚ、ｚｖ等の
素子耐圧によ６２圧がクランプされ、逆起電力によるエ
ネルギー（’ｒｔ２Ｉ２Ｌ 、ここでＩはマグネ、ト２
９に流れる電流、Ｌｔｉリアクタンス）が吸収されるた
め、ある時間マグネ、ト２９に逆電流が流れ、このマグ
ネ、ト２９はその間オフしないことになる・′理想的に
はこの時間は零であることが望ましい。つまり、トラン
ジスタ２６．１１がオフした瞬間出力端子２８が無限大
に上昇すれば、エネルギーは瞬時に放出され、逆電流の
流れる時間はほぼ零となる。すなわち、出力端子２８の
電圧がトランジスタ２６．２’Ｆがオフした瞬間に高く
なればなるほど、つオり耐圧が高い＃１ど良くなる。
第４図は第３図の回路のマグネットによるスイッチング
特性を第１図の回路と比較して示すものである。同図に
おいて、実線は第１図の回路の場合、点線は第３図の回
路の場合を示す。
特性を第１図の回路と比較して示すものである。同図に
おいて、実線は第１図の回路の場合、点線は第３図の回
路の場合を示す。
時刻ｔ＜ｔ、においては回路がオン（マグネットに′４
電）状態であり、ｔ−ｔｏにおいて回路がオフし、ｔ’
＞ｔ、においてマグネ、トに逆起電圧が発生する。そし
て、第１図の回路ではｔ・〈１ （１寓で出力トランジ
スタ８がブレークダウンし、ｉ ｘｉ ｉ ４でマグネ
、トの逆電流が零になるのに対し、第３図の回路におい
ては、ｔ・＜ｔ＜ｔｌで出力トランジスタ２６がブレー
クダウンし、ｔ ＝ ｔ ｓでマグネット２ｇの逆電流
が零となる。第３図の回路は、第１図の回路よりオフへ
の過渡応答時間が略２分の１となる。
電）状態であり、ｔ−ｔｏにおいて回路がオフし、ｔ’
＞ｔ、においてマグネ、トに逆起電圧が発生する。そし
て、第１図の回路ではｔ・〈１ （１寓で出力トランジ
スタ８がブレークダウンし、ｉ ｘｉ ｉ ４でマグネ
、トの逆電流が零になるのに対し、第３図の回路におい
ては、ｔ・＜ｔ＜ｔｌで出力トランジスタ２６がブレー
クダウンし、ｔ ＝ ｔ ｓでマグネット２ｇの逆電流
が零となる。第３図の回路は、第１図の回路よりオフへ
の過渡応答時間が略２分の１となる。
第５図は第３図の回路のＮＰＮ ）ランゾスタｘｔｔ、
ｚｒの保護用にツェナーダイオード３０を接続し九もの
であるＯこの場合、ツェナー電圧Ｖ、はｖ６〈Ｂｖｃｌ
ｏＴｏるいはｖｃ＜ＢｖｃｌｏＫ設定する必要がある。
ｚｒの保護用にツェナーダイオード３０を接続し九もの
であるＯこの場合、ツェナー電圧Ｖ、はｖ６〈Ｂｖｃｌ
ｏＴｏるいはｖｃ＜ＢｖｃｌｏＫ設定する必要がある。
第６図はＬ負荷に定電流を流す回路である。
同図において、３１は演算増幅器、１２はＮＰＮトラン
ジスタ３３．ｊ４で構成される高耐圧化の出力回路、３
１はメイオーｙｓｔｉ及び抵抗ｊＦ、！＃で構成される
／ヤイアス回路、１９゜４０はオンゆオフ制御用のＮＰ
Ｎ ）ランジスタ、４１は抵抗（Ｒ）、４２はマグネ、
ト、４１は出力端子、４４はＩ２Ｌダートである。
ジスタ３３．ｊ４で構成される高耐圧化の出力回路、３
１はメイオーｙｓｔｉ及び抵抗ｊＦ、！＃で構成される
／ヤイアス回路、１９゜４０はオンゆオフ制御用のＮＰ
Ｎ ）ランジスタ、４１は抵抗（Ｒ）、４２はマグネ、
ト、４１は出力端子、４４はＩ２Ｌダートである。
この回路においては、Ｉ”Ｌｆｆ−）４４の入力が＠ｌ
”レベル、すなわちＮＰＮ ）ランジスタ３９．４０１
１）ペース入力が＠０＃レベルであれば、トランジスタ
３９．４０はオフである・従って、バイアス回路３５に
よｆｉ ＮＰＮ トランジスタＪＪ、ｊ４がそれぞれオ
ンし、トランジスタ３４のエミッタ出力は演算増幅器３
１の負入力に帰還され、この負入力の電位が正入力の基
準電位ｖ１゜ｆに等しくなる。従って、抵抗４１にけれ
ば、マグネ、ト４２にはＩＯキＩｃの定電流が流れる。
”レベル、すなわちＮＰＮ ）ランジスタ３９．４０１
１）ペース入力が＠０＃レベルであれば、トランジスタ
３９．４０はオフである・従って、バイアス回路３５に
よｆｉ ＮＰＮ トランジスタＪＪ、ｊ４がそれぞれオ
ンし、トランジスタ３４のエミッタ出力は演算増幅器３
１の負入力に帰還され、この負入力の電位が正入力の基
準電位ｖ１゜ｆに等しくなる。従って、抵抗４１にけれ
ば、マグネ、ト４２にはＩＯキＩｃの定電流が流れる。
また、ｌ２Ｌｒ−）４４０入力が１０”レベルすなわち
トランジスタ３９．４０のペース入力が＠１”レベルと
なれば、トランジスタ３９゜４０はそれぞれオンし、従
ってトランジスタ？！、ｊｔ４はそれぞれオフとなりマ
グネ、ト４ｘＦｃは電流が流れなくなる。
トランジスタ３９．４０のペース入力が＠１”レベルと
なれば、トランジスタ３９゜４０はそれぞれオンし、従
ってトランジスタ？！、ｊｔ４はそれぞれオフとなりマ
グネ、ト４ｘＦｃは電流が流れなくなる。
以上のようにこの発明によれば、複数の出力端子を有す
るｌ２Ｌｆ−）と、そのペースが、定電流負荷あるいは
抵抗負荷に接続されると共に、前記Ｉ’Ｌｒ−）の出力
端子に直接あるいは間接に接続され、かつそのコレクタ
、エンツタ間が出力端子と基準電位間に直列挿入された
複数のバイポーラトランジスタとによる回路構成とした
ので、Ｉ”Ｌ？−トの性能を損うこと−なく、ノ苛イポ
ーヲトランジスタの耐圧が向上し、かつ集積度が向上す
る。
るｌ２Ｌｆ−）と、そのペースが、定電流負荷あるいは
抵抗負荷に接続されると共に、前記Ｉ’Ｌｒ−）の出力
端子に直接あるいは間接に接続され、かつそのコレクタ
、エンツタ間が出力端子と基準電位間に直列挿入された
複数のバイポーラトランジスタとによる回路構成とした
ので、Ｉ”Ｌ？−トの性能を損うこと−なく、ノ苛イポ
ーヲトランジスタの耐圧が向上し、かつ集積度が向上す
る。
第１図は従来のＩ”Ｌ？−）を用いた半導体集積回路図
、第２図はこの発明の一実施例に係るＩ”Ｌ？−）を用
いた半導体集積回路図、第３図はこの発明の他の実施例
を示す回路図、第４図は上記回路のスイッチング特性図
、ＩＩＫ５図及び第６図はそれぞれこの発明の他の実施
例を示す回路図であゐ昏 １ｌ−ＩＬ＋’−ト、ｒ ｚ −ＮＰＮ ）ツンジスタ
、１３・・・定電流源、１４−ＮＰＮ ）ランジスタ、
１５・・・定電流源、１６−出力端子。 出願人代理人 弁理士 鈴 江 武 彦ｊＦ１図 矛２図 矛３図 才４図 牙５図
、第２図はこの発明の一実施例に係るＩ”Ｌ？−）を用
いた半導体集積回路図、第３図はこの発明の他の実施例
を示す回路図、第４図は上記回路のスイッチング特性図
、ＩＩＫ５図及び第６図はそれぞれこの発明の他の実施
例を示す回路図であゐ昏 １ｌ−ＩＬ＋’−ト、ｒ ｚ −ＮＰＮ ）ツンジスタ
、１３・・・定電流源、１４−ＮＰＮ ）ランジスタ、
１５・・・定電流源、１６−出力端子。 出願人代理人 弁理士 鈴 江 武 彦ｊＦ１図 矛２図 矛３図 才４図 牙５図
Claims (1)
- 【特許請求の範囲】 １、複数の出力端子を有するＩ２Ｌゲートと、そのペー
スが定電流負荷あるいは抵抗負荷及び前記ＩＬダートの
出力端子に接続され、かつそのコレクタ、エン、夕間が
出力端子と基準電位間に直列挿入され九複数のバイポー
ラトランジスタとを具備し九ことを特徴とする半導体集
積回路◎ ２ 複数の出力端子を有するＩＬｆ−）と、そのペース
が、定電流負荷あるいは抵抗負荷に接続されると共にバ
イポーラトランジスタのペース・コレクタ接合を介して
前記Ｔ２Ｌダートの出力端子に接続され、かつそのコレ
クタ、エミ、り間が出力端子と基準電位間に直列挿入さ
れた複数のバイポーラトランジスタとを具備したことを
特徴とする半導体集積回路＠
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128449A JPS5830152A (ja) | 1981-08-17 | 1981-08-17 | 半導体集積回路 |
| US06/405,272 US4464589A (en) | 1981-08-17 | 1982-08-04 | IL Buffer having higher breakdown levels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128449A JPS5830152A (ja) | 1981-08-17 | 1981-08-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830152A true JPS5830152A (ja) | 1983-02-22 |
Family
ID=14984982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128449A Pending JPS5830152A (ja) | 1981-08-17 | 1981-08-17 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4464589A (ja) |
| JP (1) | JPS5830152A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58172019A (ja) * | 1982-04-01 | 1983-10-08 | Nec Corp | 半導体スイツチ回路 |
| US7667491B2 (en) * | 2006-02-24 | 2010-02-23 | Freescale Semiconductor, Inc. | Low voltage output buffer and method for buffering digital output data |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS483040A (ja) * | 1971-05-03 | 1973-01-16 | ||
| JPS51120182A (en) * | 1975-04-15 | 1976-10-21 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3937987A (en) * | 1974-04-11 | 1976-02-10 | Rca Corporation | Threshold detector |
| GB2015840B (en) * | 1978-03-03 | 1982-07-07 | Texas Instruments Inc | Output circuits |
| US4390802A (en) * | 1980-12-22 | 1983-06-28 | Motorola, Inc. | Low-voltage, high-noise immunity I2 L interface |
| FR2497428A1 (fr) * | 1980-12-29 | 1982-07-02 | Thomson Csf | Operateur logique bipolaire a injection capable d'alimenter en courant une charge sous une tension elevee |
-
1981
- 1981-08-17 JP JP56128449A patent/JPS5830152A/ja active Pending
-
1982
- 1982-08-04 US US06/405,272 patent/US4464589A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS483040A (ja) * | 1971-05-03 | 1973-01-16 | ||
| JPS51120182A (en) * | 1975-04-15 | 1976-10-21 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4464589A (en) | 1984-08-07 |
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