JPS5829528B2 - デイジタルビブンカイセキキヨウソウチ - Google Patents

Description

【発明の詳細な説明】 この発明は全般的に云えば改良されたｆイジタル微分解
析器（ＤＤＡ）回路、更に具体的に云えば、出力パルス
速度を使われている数系の基数の幕板外の係数を乗じた
ものに変えることが出来るようにしたＤＤＡ回路に関す
る。

ＤＤＡ回路の動作は周知であり、米国特許第２８４１３
２８号に記載されている。

ＤＤＡ計算回路では、変数は積分変数の微係数に比例す
る速度を持つパルス列によって表わされる。

前掲米国許に記載されるように（またこの出願の第１図
にも示されているように）、基本的なりＤＡ回路は、被
積分数■の現在値を追跡する為、被積分数の増分的な変
化１ｖに応答する計数器と、積分の端数部分を貯蔵する
剰余レジスタと、積分変数の単位変化１ｕに応答して、
被積分数の現在値を積分の端数の値に加算する加算−減
算回路との３つの素子で構成される。

剰余レジスタのオーバフロー出力が、積分値の単位変化
１ｚを表わす。

剰余の値による誤差を無視すると、ＤＤＡ出力速度は次
の式で表わされる。

この式は、ＤＤＡの出力速度が変数■並びに積分変数の
入力速度Ｉこ比例して変化することを表わしτいる。

定数Ｍは、使われている数係の基数並びに剰余レジスフ
の段数（こ関係する倍率係数である。

２進法を用い、剰余レジスタが１２段を持っているとす
れば、Ｍは２１２（こ等しい。

１０進法を用い、剰余レジスフが５個の１０進Ｔイジツ
トを持っていれば、Ｍは１０５に等しい。

積分変数Ｕの入力速度は一様であることが非常に多く、
これは被積分数の値を剰余レジスフに加算するのに要す
る時間によって決定される。

剰余レジスタが１２段の２進レジスクである場合（こＶ
がとり得る最大値は２１２ １であり、これは、出力速
度は積分変数の入力速度に近づくことは出来るが、それ
に等しくなったり又はそれをこえることは決しτないこ
とを意味している。

■の値が減少すると、出力速度がそれに比例して低下す
る。

被積分数■の値が決して２１１をこえない場合、最大出
力速度は入力速度の０．５倍より大きくならない。

成る用途では、被積分数の平均値が小さくても、出力パ
ルス速度を高い状態に保つのが望ましい。

出力速度を高める従来の１つの方式は、剰余レジスタの
下位段からオーバフロー信号１ｚを取出すことである。

被積分数■が２！１をこえることがなく、剰余レジスフ
の１２番目の段ではなく、１１番目の段からオーバフロ
ー信号を取出せば、出力速度が再び入力速度と殆んど等
しくなる。

このよう（こして、変数Ｖの値並ひＩこ範囲ｔこ応じて
、出力速度を入力速度の０．５乃至１．０倍の範囲内に
保つことが出来る。

成る用途では、被積分数■の値に関係なく、出力パルス
速度を入力パルス速度にごく近い状態１こ保つのが望ま
しい。

例えば、工作機械の数値制御□□に、ＤＤＡを関数発生
器として使うのが普通である。

このような関数発生器が米国特許第３４４９５５４号に
記載されており、この場合（この出願の第５図１こも説
明されているが）、関数発生器が所望のならい速度を表
わすパルス列を受取って、このパルス列を２戊分のパル
スに分解する。

この各々のパルスが、２つの直交軸の一方に沿った指令
された増分的な距離を表わす。

周知のように、被積分数Ｙを増分的ｌこ変えるようｌこ
Ｘ積分器の出力を加える場合、又はその逆の場合、関数
発生器は円弧をならうように工作機械に指令を発する。

被積分数の初期値は、円弧の出発点からの円弧の中心の
Ｘ並びにＹの片寄りである。

各々の出力パルスが軸ｌこ沿った増分的な移動距離を表
わす。

剰余レジスタの下位段からオーバフロー信号を取出す従
来の方式でも、所望のならい速度の０．５乃至１０倍の
範囲内に実際のならい速度か保たれるが、円弧の中心の
Ｘ及びＹの片寄りがどんな値であっても、所望のならい
速度が得られることが望ましい。

従って、この発明の１つの目的は、出力パルス速度を使
われている数基の基数の倍数以外の係数に選ぶことが出
来るＤＤＡを提供することである。

この発明の別の目的は、入力パルス速度及び被積分数の
大きさ（こ無関係に、出力パルス速度が制御されるＤＤ
Ａを提供することである。

この発明の別の目的は、工作機械の数値制（財）装置ｔ
こ使われる改良された関数発生器を提供することである
。

この発明の別の目的は、工作機械の数値制（財）装置（
こ使われる関数発生器として、円弧の中心のＸ並びにＹ
の片寄りの初期の大きさ（こ無関係に、実際のならい速
度を最大にし得るよう（こした関係発生器を提供するこ
とである。

この発明の別の目的は、工作機械のならい数値制（財）
装置でＸ及びＹ軸指令パルスを発生する改良された手段
を提供することである。

この発明のＤＤＡ回路は、この明細書中で単に剰余の大
きさ数とも呼ばれるプログラムし得る又はプログラムさ
れた剰余の大きさを表わす数によって定められる速度で
、積分の増分的な変化を表わす出力パルスを発生する。

被積分数計数器が被積分数の増分的な変化を表わすパル
スに応答して、被積分数の正確な値を追跡する。

積分変数の増分的な変化を表わすパルスが発生した時、
被積分数の現在値が剰余レジスタに貯蔵されている数に
加算され、こうして仮の新しい剰余数を発生する。

仮の新しい剰余数をプログラムされた剰余の大きさを表
わす数と比較し、仮の新しい剰余がプログラムされた剰
余の大きさを表わす数に等しいか或いはそれより大きけ
れば、積分の増分的な変化を表わすパルスが発生され、
仮の新しい剰余数から剰余の大きさを表わす数を差し引
くことにより、新しい剰余が形成される。

この発明の上記並びにその他の目的及び利点は、以下図
面について好ましい実施例を説明する所から、更に容易
Ｅこ理解されよう。

ＤＤＡ計算回路では、変数はパルス列によって表わされ
、このパルス列の各々のパルスが変数の増分的な変化を
表わす。

第１図は米国特許第２８４１３２８号に記載される従来
のＤＤＡ回路のブロック図である。

従来のＤＤＡ回路１０は被積分数増減計数器１２、加算
−減算器１３及び剰余レジスタ１４で横取される。

計数器１２が変数■の増分的な変化を表わすｌｖ大入力
パルス、並びｔここの増分的な変化が変数の値の増加を
表わすか減少を表わすかを示す符号信号Ｓに応答し、変
数■の正しい値を維持する。

計数器１２は、変数■の初期値Ｖｏに設定することも出
来る。

変数Ｕの増分的な変化を表わすｊ！ｊｕ人カパルス（普
通はクロック・パルス）が発生すると、加算−減算器１
３は計数器１２に貯蔵されている変数■の現在値を、剰
余レジスタ１４に貯蔵されている積分の前の剰余部分（
こ代数的に加算し、こうして新しい剰余を作る。

典型的には、剰余レジスタ１４は被積分数増減計数器１
２と同じ段数を有する。

被積分数の現在値を前の剰余の値に加算した結果として
、剰余レジスタ１４の容量をこえると、積分Ｚの値の増
分的な変化を表わすオーバフロー信号Ａｚが発生される
。

オーバフロー信号ｌｚに応答する積分計数器１６が積分
Ｚの正しい値を追跡する。

累積した剰余の値によって生ずる誤差を無視すると、ｌ
ｚ出力］こ於けるパルス速度は次の式で表わされる。

こ＼でＭは使われる数基並ひに剰余レジスタ１４（こあ
る段数に関係する。

最大入力パルス速度ｌｕ／Ａｔは、前の剰余の数に被積
分数を加算し終るのに要する時間によって決定されるの
が普通である。

■は常にＭより小さくなければならないから、最大出力
パルス速度は最大入力パルス速度に大体等しくなること
が出来るだけである。

上の式から、出力パルス速度が被積分数の値に正比例し
、Ｍの値に反比例することが判る。

２進法の数基を用い、被積分数計数器１２及び剰余レジ
スタ１４がいづれも１２段で横取されているとすると、
Ｍは１２１２又は４０９６１こ等しい。

所定の問題で、被積分数の最大値が２０４７であれば、
最大出力パルス速度は入力パルス速度の半分に制限され
る。

被積分数の最大値が２０４７であることが判っている時
に出力パルス速度を高める従来の１つの方式は、剰余レ
ジスタ１４を１１段のレジスタとみなし、加算−減算回
路１３によってこの１１段のレジスタの容量をこえた時
、何時でもオーバフロー信号１ｚを発生するものであっ
た。

このようにして、被積分数の最大数が２０４７であるけ
れども、最大出力パルス速度がこの時は殆んど入力パル
ス速度に等しくなる。

出力パルス速度を高めるこの従来の方式は成る場合には
有用であるが、被積分数の最大値が２１００である場合
（こは、あまり役（こ立たない。

この場合、剰余レジスタの容量を一杯に使わなければな
らず、最大出力速度は入力速度の半分より僅かに高くな
る。

便宜上、図面では同じ素子には同じ参照番号を用いてい
る。

第２図はこの発明の改良されたＤＤＡ回路のブロック図
で、被積分数の任意の最大値に対し、最大出力パルス速
度を達成することが出来る。

従来の普通のＤＤＡ回路と同じく、被積分数が増減計数
器１２に累積される。

剰余の大きさレジスタ１８が剰余のプログラムされた又
はプログラムし得る値を表わす数を貯蔵し、これをこえ
れば、積分の値の増分的な変化を表わすオーバフロー・
パルスｌｚが出る。

加算−減算回路１３がＪｕパルス、普通はクロック・パ
ルスの形をした変数Ｕの増分的な変化に応答して、増減
計数器１２に貯蔵されている被積分数の現在値を剰余レ
ジスタ１４に貯蔵されている、積分の前の剰余部分に代
数的に加算し、加算の結果（これを仮の新しい剰余と呼
ぶ）をアンド・ゲート３０及びオア・ゲート３４を介し
てレジスタ１４（こ貯蔵させる。

比較器２２も変数Ｕの増分的な変化に応答し、加算減算
回路１３によって発生された仮の新しい剰余を剰余の大
きさレジスタ１８にある数と比較し、仮の新しい剰余が
剰余の大きさを表わす数より大きいか又はそれｌこ等し
い時、何時でもオーバフロー信号Ａｚを発生する。

加算−減算回路２０が、仮の新しい剰余がプログラムさ
れた剰余の大きさを表わす数Ｅこ等しいか又はそれより
大きいことを表わす、比較器２２から線２８を介して来
る信号に応答し、仮の新しい剰余から剰余の大きさを表
わす数を差し引き、減算の結果をアンド・ゲート３２及
びオア・ゲート３４を介して剰余レジスタ１４に貯蔵さ
せる。

仮の新しい剰余の大きさを表わす数より小さい場合、素
子１６．２０は変わらないが、素子１４が素子１３の出
力を受取る。

動作について説明すると、被積分数■計数器１２がＪｖ
大入力パルスに応答し、符号信号Ｓに応じて１カウント
だけ増数又は減数する。

Ｊｕ大入力パルスが現われると、加算−減算回路１３が
被積分数の現在値をレジスタ１４にある前の剰余に加算
し、その結果（仮の新しい剰余）を比較器２２に送り、
これが仮の新しい剰余を剰余の大きさレジスタ１８にあ
る数と比較する。

仮の新しい剰余が剰余の大きさを表わす数より小さい場
合、仮の新しい剰余が実際の新しい剰余となり（素子１
４に入る）、ＤＤＡ回路はｌｕ大入力次のパルスに応答
する状態になる。

仮の新しい剰余が剰余の大きさを表わす数に等しいかそ
れより大きい場合、比較器２２が積分の値の増分的な変
化を表わすオーバフロー・パルスをｌｚ出力に発生し、
加算−減算回路２０を付能して、これが仮の新しい剰余
から剰余の大きさを表わす数を差し引き、その結果を剰
余レジスタ１４ｆこ貯蔵するようにする。

この後、ＤＤＡ回路は変数Ｕの次の増分的な変化を表わ
すｌｕ大入力次のパルスに応答する状態になる。

剰余の大きさレジスタ１８にある数は、被積分数の最大
値に等しいか又はそれより若干太きいように選ばれる。

この為、被積分数が最大値である時、出力パルス速度が
入力パルス速度に等しくなるか、或いはそれにごく近く
なる。

この発明のＤＤＡを特定の実施例について説明したが、
ＤＤＡはプログラム式ア゛イジタル計算機で実現するこ
とが出来ることに注意されたい。

即ち、剰余の大きさレジスタ１８及び剰余レジスタ１４
及び被積分数貯蔵装置は計算機の記憶装置の記憶位置に
することが出来、計数器１２の計数機能並びに加算回路
１３，２０、比較器２２及び論理ゲート３０，３２，３
４が行なう機能は、計算機の適当な演算及び論理命令に
よって行なうことが出来る。

第２図の構成は、仮の新しい剰余が高々剰余の大きさを
表わす数の２倍である場合に制限される。

極端な場合、即ち正確に２倍の場合、１個のＪｕパルス
によって１個のｌｚパルスが出る。

新しい剰余を表わす数が剰余の大きさを表わす数の２倍
をこえることがあるような場合、割算を行なうことが必
要になる。

即ち、第３図ｔこ示す実施例では、加算−減算器１３に
よって発生された仮の新しい剰余を表わす数が、割算器
２１の被除数人力（こ印加され、剰余の大きさを表わす
数が割算器２１の除数入力に印加される。

割算器２１の割算の剰余を表わす出力が剰余レジスタ１
４に印加され、割算器２１の高出力がｌｚパルス発生回
路２３に印加される。

この回路は、商の値によって決められた数のＡｚパルス
を発生する。

割算器２１は必然的に除数及び被除数を比較し、従って
、第２図の比較器２２と同様である。

更に、割算は減算の繰返しと同等である。

この為、割算器２１は第２図の素子２０と同様である。

以上の説明から、ＤＤＡの成る用途では、剰余の大きさ
を表わす数又は被積分数の値の倒れかを定数にすること
が出来、従ってスイッチによって手動で設定することが
出来ることが理解されよう。

この発明のＤＤＡ回路の利点は、工作機械のならい数値
制御装置に使われる関数発生器を以下説明する所から理
解されよう。

第４図は従来の典型的なならい数値制御装置の簡略にし
たブロック図である。

図示の如く、ならい数値制御装置は、Ｘ軸の運動並びに
Ｙ軸の運動を伝えるものと仮定している。

これらの軸が互いに直交であって、一般的に１平面内に
あるのが普通である。

然し、運動軸はこれより多くても少なくてもよい。

各軸の組合せの運動により、合成運動が得られる。

装置が数値テ゛−タ人力装置４０から数値指令情報を受
取る。

この情報は穿孔テープ、パンチ・カード、磁気テープ又
はその他の媒質に設けたものであってよい。

典型的には、この情報は、工具（例えばフライス盤のカ
ッタ）及び工作物の相対運動の所望の速度と、工具及び
工作物の相対運動の通路の所望の方向を示す。

数値Ｔ−タ入力装置４０が指令情報を読取り、適当な電
気信号を発生して、装置並びに工具と工作物との相対運
動を制御する。

装置は、指令された運動の増分を伝え又は表わすパルス
或いはパルス列を利用する。

図示の如く、クロツロ発振器４１がＣ１速度でパルスを
発生する。

このＣ１速度をパルス速度割算器４２で除し、図示のＣ
２速度を含む種々の速度のパルスを発生する。

パルス速度割算器４２は正弦及び余弦発生器４３にもパ
ルスを供給する。

この発生器は装置のサーボ部分で使う正弦及び余弦信号
を発生する。

パルス速度割算器４２からのパルスが１、操作員が相対
運動の速度を手動で制御出来るようにする手動送り優先
装置４４（こ供給される。

手動送り優先装置４４からのパルスが速度指令部４５１
こ供給され、これが手動送り優先装置４４から来るパル
ス速度を、数値テ゛−タ入力装置４０によって要求され
る量だけ変更し、ならい速度パルスＣ■を発生する。

ならい速度パルスＣ■は、切削しようとする輪郭に沿っ
た、工具及び工作物の相対運動の合成速度を表わす速度
で発生される。

ならい速度パルスＣ■がならい関数発生器４６に供給さ
れ、これがＣ■パルスをパルスのＸ及びＹ成分に分解し
、その各々の成分パルスが夫々Ｘ軸又はＹ軸に沿った指
令された運動増分を表わす。

この時のパルス出力速度が軸に沿った指令速度を表わす
。

これらのパルス取分をｊｙ及びＪｘで示してあり、Ｙ及
びＸ距離計数器４７，４８とＹ及びＸ指令位相計数器４
９．５０とに印加される。

破線で示すよう（こ、Ｊｙパルス及びＡｘパルスはＹ及
びＸ距離計数器４７．４８或いはＸ及びＹ距離計数器４
８．４７に夫々印加することが出来る。

こう云う風にするのは、ならい関数発生器４６が１象限
、即ち９０°の角度範囲ｌこわたってのみ動作すればよ
いようにする為である。

他の象限の運動も必要な場合、数値テ゛−タ入力装置４
０からの入力情報がならい関数発生器４６及び距離計数
器４７．４８に供給されて、関数発生器の動作象限を別
の象限へ実効的ｆこ移す。

こうしτ、４象限全部（即と３６０°の角度範囲）にわ
たる運動を行なわせることが出来る。

誤差が累積しないように、所定の動作で移動する距離を
成る予定の絶対点に制限する情報が距離計数器４７．４
８）こ供給される。

即ち、予定数のＡｙ又はＡｘパルスが夫々の距離計数器
を通過した後、距離計数器はそれ以上のパルスが指令位
相計数器４９．５０へ通過するのを防止し、夫々の軸に
沿った運動を停止する。

各々の指令位相計数器４９．５０は、その入力に印加さ
れたＡｘ又はＡｙパルスの数に比例して位相が変化する
信号を発生する。

指令位相計数器４９．５０の位相が変化する出力信号が
夫々Ｙ及びＸ位相弁別器５１．５２に印加される。

位相弁別器５１，５２が夫々Ｙ及びＸ指令位相計数器４
９．５０から来る信号の位相をＹ及びＸレゾルバ５３．
５４からの信号の位相と比較し、制御信号を発生し、こ
の制御信号がＹ及びＸサーボ５５．５６に印加される。

サーボ５５．５６は、破線で示すように、Ｙ及びＸ方向
に於ける工作機械５７の運動を行なわせる。

Ｙ及びＸサーボ５５゜５６はＹ及びＸレゾルバ５３．５
４をも移動させる、即ち作動する。

レゾルバ５３．５４が移動すると、その出力信号の夫々
の位相が変化する。

位相弁別器をこ供給される２つの信号の間（こ位相差が
存在する限り、運動が要求される。

この運動Ｉこよって工作機械及びレゾルバが移動する。

装置が正しく動作していれば、工作機械が指令された位
置即ち所望の位置に達した時点の後、それ以上の運動信
号は発生されない。

第５図は、円弧のならい動作を遠戚する為、Ｃ■パルス
列を発生し且つｌｙ及びＡｘパルス列を発生する為には
、第１図の従来のＤＤＡ回路をどのように接続すればよ
いかを示している。

手動送り優先装置４４からのパルス列がＤＤＡ回路１０
Ｃ（第４図の素子４５）のｌｕ大入力印加される。

数値デ′−タ入力装置４０が、ＤＤＡ回路１０Ｃの被積
分数増減計数器に定数Ｆを入れる。

ＤＤＡ回路１０Ｃの出力速度は、この時Ｆと前に説明し
た倍率定数Ｍとの比に正比例する。

円弧の出発点から円弧の中心までのＹ。

及びＸ０片寄り距離がＤＤＡ回路１０Ａ及びＩＯＢの夫
々の被積分数増減計数器に貯蔵される。

ＤＤＡ回路１０Ａ及び１０Ｂの符号人力Ｓも、動作象限
並びに回転方向に応じて、数値テ゛−タ入力装置４０に
よって制御される。

所定の円弧に対しては、１つの被積分数が必ず減数され
、他方の被積分数が増数される。

ＤＤＡ回路１０Ａのａｙ出力がＤＤＡ回路１０Ｂのｌｖ
入力ｆこ印加され、ＤＤＡ回路１０ＢのＡｘ出力がＤＤ
Ａ回路１０Ａの７１ｆｖ入力に印加される。

Ｃ■パルス速度が最大値■ｍａｘであると仮定すると、
実際の指令ならい速度はＤＤＡの被積分数計数器にプロ
グラムされた半径のＸ及びＹの片寄りｔこよって決まる
ような、最大速度の成る端数になる。

前に述べたように、２進法を用いる場合、ＤＤＡ回路１
０（ＩＯＡ、ＩＯＢ、１０Ｃ）のオーバフロー即ちＡｚ
出力を下位段から取出し、こうしてＤＤＡ回路１０の出
力パルス速度を高めることが出来る。

従来の関数発生器でこの方法を用いた場合、実際の指令
速度と理論上の最大速度との関係は、第７図の実組で示
すようになる。

即ち、ならい半径が２ （ｎ＋３）単位である場合、な
らい速度は最大値ＶｍａＸに殆んど等しくなる。

半径が減少すると、実際の指令速度が比例的ｌこ減少す
る。

一旦半径が２ （ｎ＋２）より低くなると、オーバフロ
ー出力１ｚは次に下位の段から取出すことが出来、やは
り大体最大速度■ｍａｘにすることが出来る。

半径が引続いて減少する時、同様にオーバフロー出力を
次々（こ下位の段から取出すことが出来る。

第６図は所望の速度で円弧のならい動作を達成するのに
１．ｈｙ及び、ｄｘパルス列を発生する為にこの発明の
ＤＤＡ回路をどのように接続すればよいかを示している
。

第４図の関数発生器と同じく、数値デ゛−タ人力装置４
０が被積分数計数器に半径片寄り距離Ｘ。

及びＹ。をプログラムすると共に、ＤＤＡ回路１１Ａ及
び１１Ｂの符号入力を制御する。

手動送り優先装置４４からのパルス列がＤＤＡ回路１１
Ａ及び１１Ｂのｌｕ大入力直接的に印加される（即ち第
４図の素子４５又は第５図の１０Ｃは不必要であって、
省略される。

これはこの発明の重要な利点である）。

ＤＤＡ回路１１ＢのＪｘ出力パルス列がＤＤＡ回路１１
ＡのＪｖパルス入力に供給され、ＤＤＡ回路１１ＡのＡ
ｙ出カバレス列がＤＤＡ回路１１ＢののＪｖパルス人力
（こ供給されて、円弧を発生する。

数値ア゛−り入力装置４０がＤＤＡ回路１１Ａ及び１１
Ｂの剰余の大きさレジスタ（入力Ｒ８）に剰余の大きさ
を表わす数をプログラムする。

ＤＤＡ回路の能力を最大限１こ活用する為、剰余の大き
さを表わす数が円弧の半径ｔこ正比例し且つ円弧（こ沿
った所望の速度に反比例するようにプログラムされる。

比例定数は素子４４からのパルス速度（こ対応する最大
速度ｌこ等しいか又は比例する。

手動送り優先装置４４からのパルス速度が最大速度であ
って、剰余の大きさを表わす数がならい動作をしようと
する円弧の半径１こ等しく選ばれている場合、実際のな
らい速度が最大値に等しくなる。

第７図で、破線６１は、この発明のＤＤＡ回路を使って
、工作機械のならい数値制御用の関数発生器を構成した
時の、実際の指令速度と半径とのグラフを示している。

この曲線から、ならい半径のあらゆる値に対し、最大な
らい速度を達成し得ることが判る。

この発明を特定の実施例について説明したが、この発明
の範囲内で、種々の変更が可能であることは云う迄もな
い。

例えば、周知のように、Ｘ及びＹ被積分数計数器ｔこプ
ログラムされる数Ａｙ及びＡｘ出力パルスによって変更
しない場合、関数発生器は、Ｘ及びＹ被積分数計数器（
こ貯蔵された数Ｆこよって定められる勾配を持つ直線通
路を指冷する。

更に、Ｘ及びＹ被積分数計数器の変更を制御することに
より、例えば抛物線のような他の廠郭の形状も発生する
ことか出来る。

【図面の簡単な説明】

第１図は従来のＤＤＡ回路のブロック図、第２図はこの
発明のＤＤＡ回路の１実施例のブロック図、第３図はこ
の発明のＤＤＡ回路の別の実施例のブロック図、第４図
はこの発明のＤＤＡ回路を用いることが出来るが、それ
自体は従来の形式のならい数値制御装置のブロック図、
第５図は従来のＤＤＡ回路を用いて構成した第３図のな
らい数値制御装置の速度制御並びに関数発生器の部分の
ブロック図、第６図はこの発明のＤＤＡ回路を用いて構
成した第３図のならい数値制御装置の速度制御及び関数
発生器の部分のブロック図、第７図は従来のＤＤＡ回路
を用いて理論的ｌこ得られるならい速度の値とこの発明
のＤＤＡ回路を用いて得られるならい速度の値とを比較
したグラフである。 主な符号の説明、１２：被積分数増減計数器、１３．２
０：加算−減算器、１４：剰余レジスタ、１８：剰余の
大きさレジスタ、２２：比較器。

Claims (1)

【特許請求の範囲】
1. １ 被積分変数の現在値を表わす第１のデ゛イジタル数
   を貯蔵する被積分数増減計数器と、ディジタル積分の端
   数部分を表わす剰余と称する第２のア゛イジタル数を貯
   蔵する剰余レジスタと、各々積分変数の増分的な変化を
   表わす−続きの入力パルスの内の各々の１つに応答して
   、計数器の内容並びにレジスタの内容に基づいて演算を
   行ない、演算の最終結果を更新された剰余として剰余レ
   ジスタに入れると共に、場合によって１つのオーバフロ
   ー・パルスを発生するように作動し得る演算論理回路手
   段と、オーバフロー・パルスを計数し、累積カウントを
   ア゛イジタル積分として貯蔵する積分計数器とを有する
   ア゛イジタル微分解析器（ＤＤＣの倍率を、該ＤＤＡに
   用いる数系の基数の幕板外の選択し得る係数だけ変えて
   ＤＤＡに対し、計算されたディジタル積分の増分的な変
   化を表わすオーバーフロー出力パルスを発生して、ディ
   ジクル積分の値を更新するように作用する装置に於て、
   プログラムし得る剰余の大きさを表わす第３のテ゛イジ
   タル数を貯蔵する剰余の大きさレジスタを設け、前記演
   算論理回路手段が、各々の人力パルスに応答して、第１
   及び第２のｆイジタル数を代数的に加算して仮の新しい
   剰余数を作り、仮の新しい剰余数並びにプログラムし得
   る剰余の大きさを表わす数の大きさを比較し、仮の新し
   い剰余数がプログラムし得る剰余を表わす数より小さい
   時、仮の新しい剰余数を剰余レジスタに入れ、仮の新し
   い剰余数がプログラムし得る剰余数より小さくない時、
   オーバフロー・パルスを発生し、仮の新しい剰余数から
   プログラムし得る剰余数を差し引き、この減算の差を更
   新された剰余数として剰余レジスタに入れるようにした
   装置。