JPS582943A - Memory extending substitution system - Google Patents

Memory extending substitution system

Info

Publication number
JPS582943A
JPS582943A JP10066181A JP10066181A JPS582943A JP S582943 A JPS582943 A JP S582943A JP 10066181 A JP10066181 A JP 10066181A JP 10066181 A JP10066181 A JP 10066181A JP S582943 A JPS582943 A JP S582943A
Authority
JP
Japan
Prior art keywords
address
address information
alternative
instruction
stored
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10066181A
Other languages
Japanese (ja)
Inventor
Rikiyoshi Takahashi
高橋　力良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP10066181A priority Critical patent/JPS582943A/en
Publication of JPS582943A publication Critical patent/JPS582943A/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/60—Software deployment
    • G06F8/65—Updates
    • G06F8/66—Updates of program code stored in read-only memory [ROM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
    • G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
    • G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)

Abstract

PURPOSE:To substitute a storage part for a faulty ROM without stopping devices, by reading instructions from the second storage part when register address information, where a specific address of a program storage ROM is registered, coincides with read address information. CONSTITUTION:Controlling micro mu programs are stored in the first storage ROM1, and substitutional instructions for mu instructions stored in optional addresses of the ROM1 are stored in an address area other than that of the ROM1 on the second storage WCS3. Address information from an address controlling circuit 2 is supplied to the ROM1, the WCS2, and an address comparing circuit 4. Information of a specific address of the ROM1 is registered in the circuit 4, and this registered address information is compared with address information from the circuit 2; and when they coincide with each other, a coincidence signal 8 is supplied form the circuit 4 to a mu instruction register 6, an instruction discrimination controlling circuit 7, and the circuit 2. Simultaneously, the address of the substitutional instruction in the WCS3 is outputted to the circuit 2 from a substitutional address information register part 5, and the substitutional instruction of the WCS3 is outputted to the circuit 7 through the register 6.

Description

【発明の詳細な説明】 本発明は、例えば配憶回路の任意の配憶位置を代替する
ために用いられ、または、記憶口路内に格納されたプロ
グラムのパッチを行う為に用いられるメモリ拡張代替方
式に関する。尚、本明細書でプログラムとは、制御記憶
装置に格納されたマイクロプログラムおよび、主記憶装
置に格納された機械言語プログラムを示す。DETAILED DESCRIPTION OF THE INVENTION The present invention is a memory expansion device used, for example, to replace any storage location in a storage circuit or to patch a program stored in a storage path. Concerning alternative methods. Note that in this specification, a program refers to a microprogram stored in a control storage device and a machine language program stored in a main storage device.

電子ＩＩＩまたは電子計算機における制ｍ−ｙ装置とし
て、マイクロプロセッサ（Ｍ　１ｃｒｏ　　Ｐ　ｒＯ（
ｉｅｓｓＯｒＬＪｎｉｔ、以下ＭＰＵと記す）を用いる
ことが多くなっている。ＭＰＵにより実行されるシステ
ムプログラム（機械語プログラム）や機械語命令の実行
に用いられる制御用のプログラムは、読み出し専用メモ
リ（Ｒｅａｄ　０ｎｌｙ　　Ｍｅ＋＋＋ｏｒｙ　、以下
ＲＯＭと記す）に記憶されることが多い。さて、このよ
うにプログラムをＲＯＭに格納してしまうと、一旦ＲＯ
Ｍに故障が発生すると、ＲＯＭからプログラムが読み出
せなくなる為、ＭＰＵは正常な動作を行うことが出来な
くなる。この処置として、従来はＲＯＭの異常に際し、
ＲＯＭからの再読み出しなどが行われていたが、ＲＯＭ
の永久故障に対しては、ＲＯＭを交換する以外の手段は
なかった。A microprocessor (M1croPrO(
iessOrLJnit (hereinafter referred to as MPU) is increasingly being used. A system program (machine language program) executed by the MPU and a control program used to execute machine language instructions are often stored in a read-only memory (hereinafter referred to as ROM). Now, once the program is stored in the ROM like this, it will be stored in the ROM once.
If a failure occurs in M, the program cannot be read from the ROM, so the MPU cannot operate normally. Conventionally, as a treatment for this, when a ROM abnormality occurs,
The ROM was being reread, but the ROM
In case of permanent failure, there was no other option than to replace the ROM.

また、ＲＯＭに格納されたプログラムに虫（ＢＵａ）が
発見された場合にも、正常なプログラムが格納されたＲ
ＯＭとの交換が必要であった。In addition, even if a bug (BUa) is found in a program stored in ROM, if a bug (BUa) is found in a program stored in ROM,
It was necessary to replace it with OM.

さて、ＲＯＭを交換する場合には、ＲＯＭが実装されて
いる機器の動作を停止させなければならない。例えば、
この機器がシステムに構築された周辺端末＠胃である場
合には、この装置の動作停止（電源１Ｉｉ）はシステム
全奪の停止を余儀無くしていた。また、現在ＲＯＭの容
■は増大の傾向にあり、ｌＲＯＭ素子に格納されるプロ
グラムの曇も増大する傾向にある。この為、ＲＯＭ素子
の一部の故障、一部プログラムにおける虫の為に全プロ
グラム、素子全体を代えてしまうことは非常に無駄なこ
とである。更に、ＲＯＭ素子容量の増大によって、素子
故障の確立が増し、プログラム量の増加によって虫が発
生する頻度も増加している。Now, when replacing the ROM, the operation of the device in which the ROM is mounted must be stopped. for example,
If this device is a peripheral terminal built into the system, stopping the operation of this device (power source 1Ii) would force the complete system to be stopped. Furthermore, the capacity of ROMs is currently increasing, and the number of programs stored in ROM elements is also increasing. For this reason, it is extremely wasteful to replace the entire program and the entire element due to a malfunction in a part of the ROM element or an insect in a part of the program. Furthermore, as the capacity of ROM elements increases, the probability of element failure increases, and as the amount of programs increases, the frequency of insect occurrence also increases.

従って、故障したＲＯＭを代えたり、虫に対するバッチ
を実施する度に、機器の電源遮断や停止を行うことはシ
ステム効率の悪化を招く。Therefore, cutting off or stopping the power to the equipment each time a failed ROM is replaced or a batch is performed against insects will lead to deterioration of system efficiency.

本発明は、このようなａｍ点を解決するために、故障し
たＲＯＭを代替したり、虫に対するバッチを実ｍするに
際して、ｌｌ器の電源遮断や停止を伴なうことなく容易
に代替、バッチを行うことができるメモ“り拡張代替方
式を提供することを目的とする。In order to solve this problem, the present invention has been developed to easily replace a failed ROM or to perform a batch against insects without shutting off or stopping the power supply of the device. The purpose is to provide an alternative method for memory expansion that can perform

以下、本発明の実施例により、本発明のメモリ拡張代替
方式を詳報に説明する。Hereinafter, the alternative memory expansion method of the present invention will be described in detail through embodiments of the present invention.

第１図は、本発明のメモリ拡張代替方式をマイク０ブ０
グラム制御顎置に実施した一実施例のブロック図である
。なお、このブロック図には、マイクロプログラム制御
装置に当然必要となる回路（例えばタイミング制御回路
等）であっても、本発明に直接関係しない回路は図示さ
れていない。FIG. 1 shows an alternative memory expansion method of the present invention.
FIG. 2 is a block diagram of an embodiment implemented in a gram-controlled chin rest. Note that this block diagram does not show circuits that are not directly related to the present invention, even if they are naturally necessary for the microprogram control device (for example, a timing control circuit, etc.).

１！制御用のマイクロプログラムを記憶する第１の記憶
部であり、読み出し専用メモリ（ＲｅａｄＯｎｌｙ　Ｍ
ｅｍｏｒｙ　）が用いられている。２はＲＯＭ１からマ
イクロ命令を読み出すための番地情報（マイクロアドレ
ス）をＲＯＭ１等に出力するアドレスＩｌｌ　Ｉｌｌ　
回路である。アドレス制御Ｉ＠Ｊ路２はマイクロプログ
ラムシーケンサ２１とマイクロアドレスレジスタ２２と
を具備している。本実施例では、アドレス制御回路２よ
り出力されたマイクロ命令読み出し番地情報は後述する
アドレス比較回路４、ＷＯ２（Ｗｒｉｔａｂｌｅ　Ｃｏ
ｎｔｒｏｌ　　８ｔｒａｇｅ　）　３にも供給される。1! This is the first storage unit that stores the control microprogram, and is a read-only memory (ReadOnly M
emory) is used. 2 is an address Ill Ill that outputs address information (micro address) for reading micro instructions from ROM 1 to ROM 1 etc.
It is a circuit. Address control I@J path 2 comprises a microprogram sequencer 21 and a microaddress register 22. In this embodiment, the microinstruction read address information output from the address control circuit 2 is sent to an address comparison circuit 4, WO2 (Writable Co., Ltd.), which will be described later.
ntrol 8trage) 3 is also supplied.

３はＲＯＭ１とは別のアドレス領域に割り付けられた第
２の記憶部であり、ＷＯ２が用いられている。ＷＯ８３
には、ＲＯＭＩの任意５一 番地に格納されたマイクロ命令に代わるねる代替命令が
格納される。４はアドレス比較回路である。3 is a second storage section allocated to an address area different from ROM1, and WO2 is used. WO83
An alternative instruction that replaces the microinstruction stored at an arbitrary location of ROMI is stored in . 4 is an address comparison circuit.

５は代替番地情報（後述する）保持手段としての代替番
地情報レジスタ部である。代替番地情報レジスタ部５は
前記代替命令が記憶されたＷＯ２内の番地情報（以下代
替番地情報と記す）が格納さ、れるレジスタ部である。Reference numeral 5 denotes an alternative address information register section serving as means for holding alternative address information (described later). The alternative address information register section 5 is a register section in which address information (hereinafter referred to as alternative address information) in the WO2 in which the alternative instruction is stored is stored.

６はマイクロ命令レジスタである。７は命令判定制御回
路である。８は、代替指令信号線である。この代替指示
信＠［１Ｂはマイクロ命令レジスタ６、命令判定制御回
路７、マイクロプログラムシーケンサ２１に接続されて
いる。6 is a microinstruction register. 7 is an instruction determination control circuit. 8 is an alternative command signal line. This alternative instruction signal @[1B is connected to the microinstruction register 6, instruction judgment control circuit 7, and microprogram sequencer 21.

９は代替アドレスバスである。１０はマイクロアドレス
バスて゛ある。9 is an alternative address bus. 10 is a micro address bus.

第２図は前記アドレス比較回路４と代替番地情報レジス
タ部５の具体的な一実施例を示した内部回路図テあル、
　４１ａ　、４１ｂ、４１ｃはＲＯＭ１の特定記憶位１
の番地情報（以下登録番地情報と記１）が記憶されてい
るレジスタ（Ｉ録番地レジスタ）である。４２ａ、４２
ｂ、４２Ｃは前記登録番地情報とアドレス制御回路２、
より出力される番地情報とを比較する比較器である。本
実施例では、この比較器４２ａ　、　４２ｂ　、　４２
ｃはアドレス一致のとき論理″１″の一致信号を出力す
る。４３はＯＲゲートである。このＯＲゲート４３の出
りが前記代替指示信号である。５１ａ　、　５１ｂ　、
　５１ｃは代替番地情報が格納されるレジスタ（代替番
地情報レジスタ）である。FIG. 2 is an internal circuit diagram showing a specific embodiment of the address comparison circuit 4 and the alternative address information register section 5.
41a, 41b, 41c are specific memory locations 1 of ROM1
This is a register (I-registered address register) in which address information (hereinafter referred to as registered address information 1) is stored. 42a, 42
b, 42C is the registered address information and address control circuit 2;
This is a comparator that compares the address information output from the address information. In this embodiment, these comparators 42a, 42b, 42
c outputs a logic "1" match signal when the address matches. 43 is an OR gate. The output of this OR gate 43 is the alternative instruction signal. 51a, 51b,
51c is a register (alternative address information register) in which alternative address information is stored.

以下、第３図を参照して、本発明のメモリ拡張代替方式
を適用した実施例のマイクロプログラム制御装冒の動作
を説明する。第３図は本実施例の動作概念図である。The operation of the microprogram control equipment according to the embodiment to which the alternative memory expansion method of the present invention is applied will be described below with reference to FIG. FIG. 3 is a conceptual diagram of the operation of this embodiment.

今、ＲＯＭＩの１３７番地に格納されたＳＵＢ命令が誤
りであり、ＡＤＤ命令に変更しなければならない−とす
る。この変更される命令（本例ではＡＤＤ命令）を代書
命令と呼ぶ。この時、メインテナンスパネル、またはＯ
Ｓ　（Ｏｐｅｒａｔｉｏｎ　　Ｓ　ｙｓｔｅ鋤）等によ
って登録番地レジスタ４１ａに前記ｓＵＢ命令が格納さ
れているＲＯＭ１の番地情報（本例では１３７番地）が
登録される。この番地情報が登録番地情報である。また
、登録番地レジスタ４１ａに対応する代替番地情報レジ
スタ５１ａにはＷＯ８３の前記代替番地情報（本例では
５００番地）がメインテナンスパネル、またはＯ８等に
よって登録される。Suppose now that the SUB instruction stored at address 137 in the ROMI is incorrect and must be changed to an ADD instruction. This changed instruction (ADD instruction in this example) is called a substitute instruction. At this time, the maintenance panel or O
The address information of the ROM 1 in which the sUB instruction is stored (in this example, address 137) is registered in the registration address register 41a by an S (Operation System) or the like. This address information is registered address information. Further, the alternative address information of WO83 (address 500 in this example) is registered in the alternative address information register 51a corresponding to the registered address register 41a by the maintenance panel, O8, or the like.

マイクロプログラムの実行に際して、マイクロブ０グラ
ムシーケンサ２１からＲＯＭＩに格納された命令を読み
出すための番地情報（１３７番地）が出力されたとする
。この番地情報はマイクロアドレスレジスタ２２に格納
される。番地情報がマイクロアドレスレジスタ２２に格
納されると、この番地情報はマイクロアドレスバス１０
を介してＲＯＭ１、ＷＯ８３，アドレス比較回路４に供
給される。この結果、ＲＯＭ１の１３７番地から５ＬＪ
Ｂ命令が読み出され、マイクロ命令レジスタ６に格納さ
れる。Assume that address information (address 137) for reading instructions stored in the ROMI is output from the microprogram sequencer 21 when the microprogram is executed. This address information is stored in the micro address register 22. When the address information is stored in the micro address register 22, this address information is transferred to the micro address bus 10.
The signal is supplied to the ROM 1, WO 83, and address comparison circuit 4 via the ROM 1, the WO 83, and the address comparison circuit 4. As a result, 5LJ from address 137 of ROM1
The B instruction is read and stored in the microinstruction register 6.

ただし、ＷＯ２からは該当する番地が存在しないのいで
読み出しは起らない。一方、アドレス比較回路４に供給
された番地情報は比較器４２ａ　、　４２ａ、４２ｂ、
４２ｃに出力される。そして、この比較器４２ａ　、　
４２ｂ　、　４２ｃの夫々において、登録番地レジスタ
４１ａ　、　４１ｂ　、　４１ｃに格納されている登録
番地情報と前記供給された番地情報との比較が行われる
。However, since the corresponding address does not exist from WO2, reading does not occur. On the other hand, the address information supplied to the address comparison circuit 4 is sent to comparators 42a, 42a, 42b,
42c. And this comparator 42a,
In each of 42b and 42c, the registered address information stored in the registered address registers 41a, 41b, and 41c is compared with the supplied address information.

いま、登録番地レジスタ４１ａに１３７番地の番地情報
が登録されているので、比較器４１ａから論理“１”の
一致信号が出力される。この結果、ＯＲゲート４３から
代替指示信号が出力される。この代替指示信号は信号纏
８を介してマイクロブ０グラムシーケンサ２１、マイク
ロ命令レジスタ６、命令判定制御回路７に供給される。Since the address information of address 137 is now registered in the registered address register 41a, a match signal of logic "1" is output from the comparator 41a. As a result, an alternative instruction signal is output from the OR gate 43. This alternative instruction signal is supplied to the micro-program sequencer 21, the micro-instruction register 6, and the instruction determination control circuit 7 via the signal chain 8.

この結果、マイク０プログラムシーケンサ２１において
、次番地（本例では１３８番地）の命令読み出しアドレ
スが出力されるのが禁止される。また、マイクロ命令レ
ジスタ６ａｗｃｓａから読み出されるマイクロ命令を選
択する状態に設定される。命令判定制御回路７では先に
マイクロ命令レジスタ６を介して読み出されたＲＯＭ１
からのマイクロ命令（本例ではＳＵＳ命令）をＮ　ＯＰ
　（Ｎ　ｏ　Ｏｐｅｒａｔｉｏｎ）命令として無効にす
る。一方、前記一致信号は代替番地情報レジスタ５１ａ
にも供、給され、この結果、代替番地情報レジスタ５１
ａから代替番地情報（５００番地）が代替アドレスバス
１０を介してマイクロアドレスレジスタ２２に出力され
る。更に、この代替番地情報（５００番地）はマイクロ
アドレスレジスタ２２からマイクロアドレスバス１０を
介してＷＯ８３に供給される。この結果、ＷＯ３３の５
００番地から代替命令（ＡＤＤ命令）が読み出され、マ
イクロ命令レジスタ６に格納される。そして、この代替
命令（ＡＤＤ命令）が命令判定制御回路７により実行さ
れる。以上の動作によって、ＲＯＭ１の１３７番地に配
憶されたＳＵＢ命令が、ＷＯ８３の５００番地に記憶さ
れたＡＤＤ命令に代替される。As a result, the microphone 0 program sequencer 21 is prohibited from outputting the instruction read address at the next address (in this example, address 138). It is also set to select a microinstruction read from the microinstruction register 6awcsa. In the instruction judgment control circuit 7, the ROM1 read out via the microinstruction register 6 first
NOP the microinstruction (SUS instruction in this example) from
(No Operation) Invalidate as a command. On the other hand, the coincidence signal is the alternative address information register 51a.
As a result, the alternative address information register 51
Alternative address information (address 500) is output from a to the microaddress register 22 via the alternative address bus 10. Furthermore, this alternative address information (address 500) is supplied from the microaddress register 22 to the WO 83 via the microaddress bus 10. As a result, 5 of WO33
An alternative instruction (ADD instruction) is read from address 00 and stored in the microinstruction register 6. This alternative instruction (ADD instruction) is then executed by the instruction determination control circuit 7. Through the above operations, the SUB instruction stored at address 137 in ROM1 is replaced by the ADD instruction stored at address 500 in WO83.

上述の方法によれば、例えばＲＯＭＩの１３７４地が故
障（例えばパリティエラーを発生したような場合）して
、１３７番地に配憶された命も（本例ではＳＵＢ命令）
が読み出せなくなったとしても、１３７番地の情報を登
録番地レジスタ（例えば４１ａ）に登録し、ＷＯ８３の
いずれかの番地（例えば５００番地）にＳＵＢ命令を格
納しておけば、ＲＯＭ１の故障は回避される。また上述
した命令は、例えば数値、データ等の情報であってもさ
しつかえない。According to the above method, if the ROMI location 1374 fails (for example, a parity error occurs), the memory stored at address 137 (in this example, the SUB instruction) will also be destroyed.
Even if it becomes impossible to read the ROM1, failure of ROM1 can be avoided by registering the information at address 137 in the registered address register (for example, 41a) and storing the SUB instruction at any address in WO83 (for example, address 500). be done. Further, the above-mentioned command may be information such as a numerical value or data.

次に１本発明の第２の実施例を説明する。第４図は第２
の実施例の１０ツク図である。第１図に示した第１の実
施例のブロック図と同じものは同一番号を付与し説明は
省略する。５２は分岐指示部である。１１は分岐指示信
号線である。この信号線１１はマイクロプログラムシー
ケンサ２１に接続されている。また、前記代替アドレス
バス９はマイク０プ０グラムシーケンサ２１にも接続さ
れている。Next, a second embodiment of the present invention will be described. Figure 4 is the second
It is a 10-step diagram of an example. Components that are the same as those in the block diagram of the first embodiment shown in FIG. 1 are given the same numbers and their explanations will be omitted. 52 is a branch instruction section. 11 is a branch instruction signal line. This signal line 11 is connected to a microprogram sequencer 21. The alternative address bus 9 is also connected to a microphone program sequencer 21 .

第２の実施例の特徴は前記代替番地情報登録部５（分岐
指示部５２が具備されていることにある。The feature of the second embodiment is that the alternative address information registration section 5 (branch instruction section 52) is provided.

以下、第６８！ｌを参照して、第２の実施例の動作を説
明する。但し、第１の実施例で説明したところは省略す
る。第６図は第２の実施例の動作概念図である。Below is the 68th! The operation of the second embodiment will be explained with reference to FIG. However, the description of the first embodiment will be omitted. FIG. 6 is a conceptual diagram of the operation of the second embodiment.

まず、前記分岐指示部５２を説明する。この分岐指示５
ｌＩ５２は前記代替番地情報レジスタ５１ａ　、　５１
ｂ、５１ｃの任意のビットでもよいし、別に指示レジス
タ、または指示スイッチを設けてもよい。本例では第５
図のように、代替番地情報レジスタ５１ａ、５ｊｔ）、
Ｓ１ｃの最上位ピットが分岐指示部５２ａ　、　５２ｂ
、５２ｃとなっている。分岐指示とは、例えば第６図に
示すように、ＲＯＭ１の４９０番地に格納された命令（
ＳＦＴ命令）がＷＯ８３の５２４番地に格納される代替
命令（ＡＤＤ命令）と代替された後、ＷＯ８３の５２５
番地以降に格納されたプログラム（以下代替−プログラ
ムと記す）が引き続き順次実行されていくことを意味す
る。本実施例では、前記分岐指示部５２に１″がセット
されている時、上記分岐が指示されているものとする。First, the branch instruction section 52 will be explained. This branch instruction 5
lI52 is the alternative address information register 51a, 51
It may be any bit of bits b and 51c, or a separate instruction register or instruction switch may be provided. In this example, the fifth
As shown in the figure, alternative address information registers 51a, 5jt),
The top pit of S1c is the branch instruction part 52a, 52b
, 52c. A branch instruction is, for example, as shown in FIG.
After the SFT instruction) is replaced with the alternative instruction (ADD instruction) stored at address 524 of WO83, 525 of WO83
This means that the programs stored after the address (hereinafter referred to as alternative programs) will continue to be executed sequentially. In this embodiment, it is assumed that when the branch instruction section 52 is set to 1'', the branch is instructed.

さて、マイクロプログラムの実行に際して、マイクロプ
ログラムシーケンサ２１から４９０番地の番地情報が出
力されたとする。以後、第１の実施例において詳述した
手順でＲＯＭ１の４９０番地に格納された命令とＷＯ８
３の５２４番地に記憶された代替命令との代替が行われ
る。しかし、第２の実施例では、前記の処理手順に以下
の動作が実行される。比較＠４２ｃからの一致信号によ
り代替番地情報レジスタＳ１ｃから代替番地情報（５２
４番地）が読み出された時、同時に分岐指示部５２ｃか
ら分岐指示部＠″１”が読み出され、信号線１１に出力
される。そして、こ・の分岐指示信号“１”がマイクロ
プログラムシーケンサ２１に供給されると、マイク０プ
０グラムシーケンサ２１は代替アドレスバス９を介して
入力される代替番地情報（５２４番地）を内部カウンタ
（またはレジスタ）に取り込む。Now, assume that address information for address 490 is output from the microprogram sequencer 21 when the microprogram is executed. Thereafter, the instructions stored in address 490 of ROM1 and WO8 are processed according to the procedure detailed in the first embodiment.
The replacement instruction is replaced with the replacement instruction stored at address 524 of No. 3. However, in the second embodiment, the following operations are performed in the above processing procedure. Alternative address information (52
When address 4) is read out, the branch instruction section @"1" is simultaneously read out from the branch instruction section 52c and output to the signal line 11. Then, when this branch instruction signal "1" is supplied to the microprogram sequencer 21, the microprogram sequencer 21 inputs the alternative address information (address 524) input via the alternative address bus 9 to the internal counter. (or register).

この結果、代替命令（ＡＤＤ命令）が実行された優、以
ＩＩ　４；ｔ　Ｗ　ＣＳ　３の５２５番地以降に格納さ
れた代替プログラムが読み出され、実行されることにな
る。As a result, the alternative program stored after address 525 of CS 3 where the alternative instruction (ADD instruction) was executed is read out and executed.

この第２の実施例によれば、ＲＯＭＩ内のプログラムの
バッチや、ＲＯＭ１内の７０グラムにトレースプログラ
ム等が簡単に挿入できる。According to this second embodiment, a trace program or the like can be easily inserted into a batch of programs in the ROMI or into 70 grams in the ROM1.

以上説明した第１．第２の実施例において、ＷＯ２はＲ
ＯＭ％ＲＡＭのいずれであってもよい。The first point explained above. In the second example, WO2 is R
It may be either OM%RAM.

また、登録番地レジスタ４１ａ　、　４１ｂ　、　４１
ｃはレジスタでなくＲＡＭやスイッチ設定方式に瞳き変
えることもできる。同様に、代替番地情報レジスタ５１
ａ、５１ｂ、５１ｃもＲＡＭやスイッチ設定方式に菅き
変えることもでき。更に、またアドレス比較回路４の構
成は上記実施例に限定されるものでなく任意の回路構成
を採用してよい。更に、ＷＯ８３、アドレス比較回路４
、−代替番地情報レジスタ部５を可搬型の外部筐体に設
け、必要な時にのみマイクロプログラム制御ｉ装置と接
続できるように設計してもよい。In addition, registration address registers 41a, 41b, 41
c can be changed to a RAM or switch setting method instead of a register. Similarly, alternative address information register 51
A, 51b, and 51c can also be changed to RAM or switch setting methods. Furthermore, the configuration of the address comparison circuit 4 is not limited to the above embodiment, and any circuit configuration may be adopted. Furthermore, WO83, address comparison circuit 4
, - The alternative address information register section 5 may be provided in a portable external casing and designed so that it can be connected to the microprogram control i-device only when necessary.

以上、本発明のメモリ拡張代替方式によれば、（１）第
１の記憶一部の素子故障をしたアドレスに対して、第２
の記憶部内に代替割り付けが行える。As described above, according to the memory expansion alternative method of the present invention, (1) the second
Alternative allocations can be made in the memory of

（２）プログラムに変更が生じた場合、ハードウェアを
蛮えることなく修正が可能であり、例えばプログラムの
開発時（便利である。(2) When a change occurs in a program, it can be modified without destroying the hardware, which is convenient, for example, when developing a program.

（３）弯更時に装置の電源断を伴なわず変更できる。(3) Changes can be made without powering off the device when changing the bending position.

（４）トラブル発生時に、プログラムの動作をトレース
するプログラムを簡単に挿入できる。(4) When a problem occurs, you can easily insert a program to trace program operations.

（５）第１の配憶部内のプログラムを一切変更しないで
復元が可能である。(5) It is possible to restore the program in the first storage unit without changing it at all.

などの効果を有する。It has the following effects.

尚、実施例において、マイクロプログラム制御装置を例
にとって説明してが、主記Ｉ！装蹟などの他の記憶Ｖｉ
Ｉｌにも利用可能である。In addition, in the embodiment, explanation will be given by taking a microprogram control device as an example. Other memories such as decorations Vi
It can also be used for Il.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例のブロック図、第２図は
第１図のアドレス制御回路、および代替番地情報レジス
タ部の内部回路図、第３図は第１の実施例の動作概念図
、第４図は本発明の第２の実施例のブロック図、第５図
は第４図のアドレス比較回路、および代置番地情報レジ
スタ部の内部回路図、第６図は第２の実施例の動作概念
図である。 １・・・第１記憶部（ＲＯＭ） ２・・・アドレス制御回路 ３・・・第２の記憶部（ＷＯ２） ４・・・アドレス比較回路 ５・・・代替番地情報レジスタ部 ５２・・・分岐指示部 ７・・・命令判定制御回路 ＜７３１７）代理人弁理士　側近憲佑（ばか１名）第　
　　１　　図 第　　２　　図FIG. 1 is a block diagram of the first embodiment of the present invention, FIG. 2 is an internal circuit diagram of the address control circuit and alternative address information register section of FIG. 1, and FIG. 3 is the operation of the first embodiment. 4 is a block diagram of the second embodiment of the present invention, FIG. 5 is an internal circuit diagram of the address comparison circuit and substitute address information register section of FIG. 4, and FIG. 6 is a block diagram of the second embodiment of the present invention. FIG. 3 is a conceptual diagram of the operation of the embodiment. 1... First memory section (ROM) 2... Address control circuit 3... Second memory section (WO2) 4... Address comparison circuit 5... Alternative address information register section 52... Branch instruction unit 7... Command judgment control circuit <7317) Agent patent attorney Kensuke aide (1 idiot) No.
1 Figure 2

Claims (2)

【特許請求の範囲】[Claims] （１）プログララムが記憶される第１のＶ憶部と番地情
報を出力するアドレス制御回路と、前記第１の記憶部と
は別のアドレス領域に割り付けられ前記Ｗ４１の記憶部
の任意番地に記憶された命令に代わる代替命令が記憶さ
れる第２の記憶部と、前記第１の記憶部の番−地情報が
登録され、この登録番地情報と前記アドレス制御回路か
らの読み出し番地情報とを比較するアドレス比較手段と
、前記代替命令が配憶された前記第２の記憶部の代替番
地情報が記憶される代替番地情報保持手段と、前記アド
レス比較手段で一致がとれた１時、前記代替番地情報保
持手段から読み出された代替番地情報を前記第２の記憶
部に供給すると共に、前記アドレス比較手段からの信号
に従って、先に前記第１の配憶部より読み出された命令
を無効にする手段とを具備することを特徴とするメモリ
拡張代替方式。(1) A first V storage section in which a program is stored, an address control circuit that outputs address information, and an address area that is allocated to a separate address area from the first storage section and stored at an arbitrary address in the storage section of the W41. Address information of the first storage unit and a second storage unit in which an alternative instruction to replace the stored instruction is stored, and this registered address information and read address information from the address control circuit are stored. When a match is found between the address comparing means to be compared, the alternative address information holding means in which the alternative address information of the second storage section in which the alternative instruction is stored, and the address comparing means, the alternative address information is stored. The alternative address information read from the address information holding means is supplied to the second storage section, and the instruction previously read from the first storage section is invalidated according to the signal from the address comparison means. An alternative method for expanding memory, comprising means for: （２）前記代替番地情報保持手段が代替番地情報登録部
と分岐指示部とを具備し、前記分岐指示部より分岐指示
情報が出力された時、前記アドレス、　　制御向路に前
記代替番地情報登録部の代替番地情報をセットし、εの
代替番地情報に基づき、前記、　　第２の記憶部の連続
する複数の番地から複数の命令を順次読み出すことを特
徴とする特許請求の艶囲第１項記載のメモリ拡張代替方
式。(2) The alternative address information holding means includes an alternative address information registration section and a branch instruction section, and when branch instruction information is output from the branch instruction section, registers the alternative address information in the address and control direction path. Claim 1, characterized in that alternative address information of the unit is set, and a plurality of instructions are sequentially read from a plurality of consecutive addresses of the second storage unit based on the alternative address information of ε. Alternative methods of memory expansion described.
JP10066181A 1981-06-30 1981-06-30 Memory extending substitution system Pending JPS582943A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10066181A JPS582943A (en) 1981-06-30 1981-06-30 Memory extending substitution system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10066181A JPS582943A (en) 1981-06-30 1981-06-30 Memory extending substitution system

Publications (1)

Publication Number Publication Date
JPS582943A true JPS582943A (en) 1983-01-08

Family

ID=14279977

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10066181A Pending JPS582943A (en) 1981-06-30 1981-06-30 Memory extending substitution system

Country Status (1)

Country Link
JP (1) JPS582943A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124948A (en) * 1988-03-18 1992-06-23 Makoto Takizawa Mask ROM with spare memory cells
US5357627A (en) * 1989-03-28 1994-10-18 Olympus Optical Co., Ltd. Microcomputer having a program correction function

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124948A (en) * 1988-03-18 1992-06-23 Makoto Takizawa Mask ROM with spare memory cells
US5357627A (en) * 1989-03-28 1994-10-18 Olympus Optical Co., Ltd. Microcomputer having a program correction function
US5592613A (en) * 1989-03-28 1997-01-07 Olympus Optical Co., Ltd. Microcomputer having a program correction function

Similar Documents

Publication Publication Date Title
US7340574B2 (en) Method and apparatus for synchronizing an industrial controller with a redundant controller
JPH0799498B2 (en) Device for correcting erroneous microinstructions
US5938774A (en) Apparatus for repairing faulty program segments in embedded microprocessor systems
JPH04346127A (en) Electronic device
JPS5816350A (en) Memory extension substituting system
JPS582943A (en) Memory extending substitution system
EP1177499B1 (en) Processor and method of executing instructions from several instruction sources
JPS5816349A (en) Memory extension substituting system
JP2008140124A (en) Data processor
JP2004126658A (en) Processor system
JPS582942A (en) Memory extending substitution system
JPS582946A (en) Memory extending substitution system
JPS63156231A (en) Changing method for instruction in read-only memory
JPH06187140A (en) Processor
JP4853620B2 (en) Multiprocessor system and initial startup method and program
JPS6148735B2 (en)
JPH0317760A (en) Data write confirming system
JPS582944A (en) Memory extending substitution system
EP0382234A2 (en) Microprocessor having improved functional redundancy monitor mode arrangement
JPS582945A (en) Memory extending substitution system
JPS60112148A (en) Memory device
JPS60221829A (en) Data processor
JPS58184653A (en) Command substitution system of electronic computer
JPH10333903A (en) Microprogram control device
JPH02280231A (en) Microprogram controller