JPS5826048B2 - Initialization method - Google Patents

Description

【発明の詳細な説明】 この発明は、情報処理装置における主記憶装置の初期化
方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an initialization method for a main memory device in an information processing device.

一般に、情報処理装置における主記憶装置の記憶内容は
、電源投入時に初期化（通常データ”０”。Generally, the storage contents of the main memory in an information processing device are initialized (normally data "0") when the power is turned on.

とする）され、パリティピットもしくはエラー訂正コー
ドを正しいものにされる。) to make the parity pit or error correction code correct.

ところで、近年、主記憶装置の構成が多様化してきてい
る。Incidentally, in recent years, the configurations of main storage devices have become more diverse.

すなわち揮発性メモリで構成される主記憶装置、不揮性
メモリで構成される主記憶装置、バッテリバックアップ
が施された揮発性メモリで構成される主記憶装置、更に
は上記の各種メモリが混在して構成される主記憶装置な
どがある。In other words, a main memory device consisting of volatile memory, a main memory device consisting of non-volatile memory, a main memory device consisting of volatile memory with battery backup, and even a mixture of the above types of memory. There are main storage devices that are made up of

そして、例えば各種メモリを混成して主記憶装置を構成
した場合、例えば不揮発性メモリまたはバッテリバック
アップ機能を有する揮発性メモリの部分に対しては、電
源投入時にも初期化を行なわないのが一般的である。For example, when a main memory device is configured by combining various types of memory, it is common that non-volatile memory or volatile memory with a battery backup function is not initialized even when the power is turned on. It is.

このような場合、主記憶装置内の各種メモリのロケーシ
ョンを処理装置（以下ＣＰＵと称する）が把握しており
、その把握内容に基づいて対応するメモリ（揮発性メモ
リのみ）の初期化を行なうようになっていた。In such a case, the processing unit (hereinafter referred to as CPU) knows the location of each type of memory in the main memory, and initializes the corresponding memory (volatile memory only) based on the information. It had become.

しかしながら、上記した各種メモリのロケーションすな
わち、初期化すべきアドレス範囲を、ＣＰＵが把握する
ことは困難であり、特に小型の情報処理装置にあっては
、問題があった。However, it is difficult for the CPU to grasp the locations of the various memories mentioned above, that is, the address ranges to be initialized, which is a problem, especially in small information processing devices.

この発明は上記事情に鑑みてなされたもので、その目的
は、主記憶装置を構成する各種タイプのメモリ装置がい
ずれのアドレス範囲に組み合わされているかをＣＰＵが
関知することなく、極めて簡単な構成でメモリ装置の必
要部分の初期化を行なえる初期化方式を提供することで
ある。This invention was made in view of the above circumstances, and its purpose is to provide an extremely simple configuration without the CPU being concerned with which address range the various types of memory devices constituting the main memory are combined with. An object of the present invention is to provide an initialization method that can initialize necessary parts of a memory device.

以下、この発明の一実施例を図面を参照して説明する。An embodiment of the present invention will be described below with reference to the drawings.

第１図は情報処理装置の概略的構成を示す。FIG. 1 shows a schematic configuration of an information processing device.

なお、第１図では入出力装置などについては省略されて
いる。Note that input/output devices and the like are omitted in FIG.

図において、ＣＰＵ１１は、情報処理装置における一般
的なデータ処理を実行するもので、図示せぬ演算部、各
種レジスタ群、各種マイクロプログラムを格納する制御
記憶部、この制御記憶部から読出されるマイクロ命令か
ら制御信号を得るマイクロ命令デコーダなど公知の回路
構成となっている。In the figure, a CPU 11 executes general data processing in an information processing device, and includes an arithmetic unit (not shown), various register groups, a control storage unit that stores various microprograms, and a microprocessor that is read from the control storage unit. It has a known circuit configuration such as a microinstruction decoder that obtains control signals from instructions.

主記憶装置（以下ＭＭと略称する）１２は複数のメモリ
装置ＭＥＭ１３１〜１３ｎで構成されるメモリモジュー
ルで、メモリバス１４を介してＣＰＵ１１に接続されて
いる。The main memory device (hereinafter abbreviated as MM) 12 is a memory module composed of a plurality of memory devices MEM131 to 13n, and is connected to the CPU 11 via a memory bus 14.

メモリ装置ＭＥＭ１３□〜１３ｎは、それぞれ情報が格
納されるメモリ部１５１〜１５ｎと、ＣＰＵ１１あるい
は図示しない入出力装置からの制御信号（指令）に基づ
きメモリ部１５□〜１５ｎに対する読出し、書込み制御
を行なうメモリ制御部１６１〜１６ｎとを備えている。The memory devices MEM13□ to 13n perform reading and writing control to the memory portions 151 to 15n in which information is stored, respectively, and to the memory portions 15□ to 15n based on control signals (commands) from the CPU 11 or an input/output device (not shown). It includes memory control units 161 to 16n.

第２図は、この発明の初期化方式に用いられる制御回路
の一実施例を示すもので、第１図同様ＣＰＵ１１内の演
算部など公知の回路構成については省略されている。FIG. 2 shows an embodiment of a control circuit used in the initialization method of the present invention, and like FIG. 1, known circuit configurations such as the arithmetic unit in the CPU 11 are omitted.

図において、符号２１は各部に所定のＤＣ電源電圧を供
給する電源モジュールである。In the figure, reference numeral 21 is a power supply module that supplies a predetermined DC power supply voltage to each part.

電源モジュール２１は、ＤＣ電源電圧を発生する電源部
と、当該ＤＣ電源電圧が安定状態となったことを検出し
て、その旨の動作スタート信号５ＴＡＲＴを発生する検
出回路など公知の回路を有している。The power supply module 21 includes a known circuit such as a power supply unit that generates a DC power supply voltage, and a detection circuit that detects that the DC power supply voltage has become stable and generates an operation start signal 5TART to that effect. ing.

前記動作スタート信号５ＴＡＲＴはＣＰＵ１１へ入力さ
れるようになっており、ｃＰＵｌｌはたとえば高レベレ
の動作スタート信号５ＴＡＲＴによって公知手段により
ＣＰＵ動作信号ＲＵＮを発生する。The operation start signal 5TART is input to the CPU 11, and cPUll generates the CPU operation signal RUN by known means in response to the operation start signal 5TART at a high level, for example.

これによりＣＰＵ１１は動作（ＲＵＮ）状態となり、動
作を開始するようになっている。As a result, the CPU 11 enters the operating (RUN) state and starts operating.

この発明の初期化方式は、電源投入時に発生される上記
動作スタート信号５ＴＡＲＴを効果的に用いたものであ
る。The initialization method of the present invention effectively uses the operation start signal 5TART generated when the power is turned on.

すなわち、たとえばＣＰＵ１１内に、ワンショットマル
チ２２とフリップフロップ回路２３とが設けられている
。That is, for example, a one-shot multi-channel circuit 22 and a flip-flop circuit 23 are provided within the CPU 11.

ワンショットマルチ２２は、動作スタート信号５ＴＡＲ
Ｔが入力される入力端子と、出力端子とを備えている。The one-shot multi 22 has an operation start signal 5TAR.
It has an input terminal to which T is input, and an output terminal.

そして、ワンショットマルチ２２は、動作スタート信号
５ＴＡＲＴのたとえば前縁によって低レベルから高レベ
ルに状態遷移し、一定期間高レベルを保つセット信号Ｓ
ＥＴをその出力端子に発生する公知の回路要素を含んで
いる。The one-shot multi 22 makes a state transition from a low level to a high level at the leading edge of the operation start signal 5TART, and maintains a set signal S at a high level for a certain period of time.
It includes known circuitry for generating ET at its output terminal.

フリップフロップ回路２３は、前記ワンショットマルチ
２２からのセット信号ＳＥＴが入力されるセット入力端
子Ｓとリセット信号ＲＥＳＥＴが入力されるリセット入
力端子Ｒと、互いに逆相の信号が出力される出力端子Ｑ
、Ｑとを備えている。The flip-flop circuit 23 has a set input terminal S to which a set signal SET from the one-shot multi 22 is input, a reset input terminal R to which a reset signal RESET is input, and an output terminal Q to which signals having mutually opposite phases are output.
, Q.

ここで、リセット信号ＲＥＳＥＴは、ＭＭ１２の初期化
が終了した時に与えられるものである。Here, the reset signal RESET is given when the initialization of the MM 12 is completed.

たとえばＣＰＵ１１内の制御記憶部（図示せず）から読
出された特定のマイクロ命令をデコードした出力から得
ることができる。For example, it can be obtained from the output of decoding a specific microinstruction read from a control storage section (not shown) within the CPU 11.

一方、ＣＰＵ１１内には、公知の手段により、ＭＭｌ
２の初期化の際は勿論、必要に応じて高レベルのメモリ
書込み信号Ｗが発生される。On the other hand, in the CPU 11, MML is stored by known means.
A high-level memory write signal W is generated as needed, as well as during the initialization of step 2.

このメモリ書込み信号Ｗおよび上記フリップフロップ回
路２３の出力端子Ｑから発生される初期化制御信号ＩＣ
０Ｎはメモリバス（第１図の符号１４）を介してＭＭへ
送られる。This memory write signal W and the initialization control signal IC generated from the output terminal Q of the flip-flop circuit 23
0N is sent to the MM via the memory bus (14 in FIG. 1).

第２図には、説明を簡単にするために、メモリ装置ＭＥ
Ｍ１３１，１３２だけが示されている。In FIG. 2, for ease of explanation, the memory device ME
Only M131 and 132 are shown.

また、メモリ部１５０，１５２メモリ制御部１６１゜１
６□については省略されている。In addition, memory sections 150, 152 and memory control section 161゜1
6□ has been omitted.

この実施例において、たとえば、メモリ装置ＭＥＭ１３
．は不揮発性メモリで構成され、メモリ装置ＭＥＭ１３
□はバックアップ機能を有しない揮発性メモリ（普通の
揮発性メモリ）で構成されているものとする。In this embodiment, for example, the memory device MEM13
．． is composed of non-volatile memory, and the memory device MEM13
It is assumed that □ is composed of volatile memory (ordinary volatile memory) that does not have a backup function.

したがって、電源投入の際には、メモリ装置ＭＥＭ１３
□についてのみ初期化が必要とされる。Therefore, when the power is turned on, the memory device MEM13
Initialization is required only for □.

そして、メモリ装置ＭＥＭ１３□のメモリ制御部（図示
せず）の前段にはアンド回路２４が設けられている。An AND circuit 24 is provided in front of a memory control section (not shown) of the memory device MEM13□.

アンド回路２４はＣＰＵＩ １から与えられるメモリ書
込み信号Ｗが入力される入力端子と、初期化制御信号Ｉ
Ｃ０Ｎが入力される入力端子と、出力端子とを備えてい
る。The AND circuit 24 has an input terminal to which the memory write signal W given from the CPU 1 is input, and an input terminal to which the initialization control signal I is input.
It has an input terminal into which C0N is input, and an output terminal.

この出力端子から出力される信号（アンド出力信号ＡＯ
ＵＴ）はメモリ制御部の書込み制御回路（図示せず）へ
送られる。The signal output from this output terminal (AND output signal AO
UT) is sent to a write control circuit (not shown) of the memory controller.

一方、メモリ装置ＭＥＭ１３１は従来構成と同じであり
、ＣＰＵＩ １から与えられるメモリ書込み信号Ｗは、
そのままメモリ制御部の書込み制御回路（図示せず）へ
送られる。On the other hand, the memory device MEM131 has the same configuration as the conventional one, and the memory write signal W given from the CPU 1 is
The data is sent as is to a write control circuit (not shown) of the memory control section.

次に、このように構成される情報処理装置における初期
化方式の動作を、第３図に示されるタイミングチャート
を参照して説明する。Next, the operation of the initialization method in the information processing apparatus configured as described above will be explained with reference to the timing chart shown in FIG.

第３図において、第３図イはＤＣ電源電圧の電圧波形を
示し、第３図口は動作スタート信号５ＴＡＲＴの信号波
形を示し、第３図ハはセット信号ＳＥＴの信号波形を示
し、第３図二は初期化制御信号ＩＣ０Ｎの信号波形を示
し、第３図示はリセット信号ＲＥＳＥＴの信号波形を示
し、第３図へはメモリ書込み信号Ｗの信号波形を示臥第
３図トはアンド出力信号ＡＯＵＴの信号波形を示してい
る。In Fig. 3, Fig. 3A shows the voltage waveform of the DC power supply voltage, Fig. 3A shows the signal waveform of the operation start signal 5TART, Fig. 3C shows the signal waveform of the set signal SET, Fig. 2 shows the signal waveform of the initialization control signal IC0N, Fig. 3 shows the signal waveform of the reset signal RESET, Fig. 3 shows the signal waveform of the memory write signal W, and Fig. 3 shows the AND output signal. The signal waveform of AOUT is shown.

たとえば今、電源モジュール２１の電源投入が行なわれ
たものとする。For example, assume that the power supply module 21 is now powered on.

これにより電源モジュール２１は動作し、ＤＣ電源電圧
（第３図イ）を発生する。This causes the power supply module 21 to operate and generate a DC power supply voltage (FIG. 3A).

そして、ＤＣ電源電圧が安定状態となると、電源モジュ
ール２１からＣＰＵ１１に対して高レベルの動作スター
ト信号５ＴＡＲＴ悌３図口）が出力される。Then, when the DC power supply voltage becomes stable, the power supply module 21 outputs a high-level operation start signal 5TART 悌3 figure口) to the CPU 11.

ＣＰＵＩ １は動作ス、タート信号５ＴＡＲＴを受けて
、ＣＰＵ動作信号ＲＵＮを発生する。The CPU 1 receives an operation start signal 5TART and generates a CPU operation signal RUN.

これにより、ＣＰＵ１１は動作（ＲＵＮ）状態となり、
動作を開始する。As a result, the CPU 11 enters the operating (RUN) state,
Start operation.

また、動作スタート信号５ＴＡＲＴはワンショットマル
チ２２の入力端子に入力される。Further, the operation start signal 5TART is input to the input terminal of the one-shot multi 22.

これによりワンショットマルチ２２は状態反転し、その
出力端子から、一定期間高レベルを保ち、その後低レベ
ルの状態に戻るセット信号５ＥＴ（第３図ハ）が出力さ
れる。As a result, the state of the one-shot multi 22 is reversed, and a set signal 5ET (FIG. 3C) is outputted from its output terminal, which maintains a high level for a certain period of time and then returns to a low level state.

セット信号ＳＥＴは、フリップフロップ回路２３のセッ
ト入力端子Ｓに入力される。The set signal SET is input to the set input terminal S of the flip-flop circuit 23.

フリップフロップ回路２３は、セット信号ＳＥＴの立ち
上りのタイミングでセット状態となり、その出力端子Ｑ
に発生する初期化制御信号ＩＣ０Ｎ（第３ラミ）を、高
レベルから低レベルに状態遷移する。The flip-flop circuit 23 enters the set state at the rising edge of the set signal SET, and its output terminal Q
The state of the initialization control signal IC0N (third ram) generated at the time is changed from high level to low level.

一方、ＣＰＵ１１が動作状態となった後、ＣＰＵ１１か
ら各メモリ装置ＭＥＭ１３□、１３２へ所定タイミング
で高レベルのメモリ書込み信号Ｗ（第３図へ）が送られ
る。On the other hand, after the CPU 11 becomes operational, a high-level memory write signal W (see FIG. 3) is sent from the CPU 11 to each memory device MEM13□, 132 at a predetermined timing.

同じ＜、ＣＰＵＩ １から各メモリ装置ＭＥＭ１３１，
１３２へメモリ装置初期化（”Ｏ″）のためのデータが
送られる。Same <, CPUI 1 to each memory device MEM131,
Data for memory device initialization (“O”) is sent to 132.

この時、ＣＰＵ１１は、従来のように初期化すべきメモ
リアドレス範囲を認識することなく、実装されている総
てのメモリアドレス範囲に初期化データを送出している
。At this time, the CPU 11 sends initialization data to all installed memory address ranges without recognizing the memory address range to be initialized as in the conventional case.

これにより、揮発性メモリで構成されているメモリ装置
ＭＥＭ１３２は、メモリ書込み信号Ｗおよび初期化デー
タによって、初期化される。Thereby, the memory device MEM132 composed of volatile memory is initialized by the memory write signal W and the initialization data.

ＣＰＵ１１からメモリ装置ＭＥＭ１３１に送られるメモ
リ書込み信号Ｗ（第３図へ）は、アンド回路２４の一方
の入力端子に入力される。A memory write signal W (to FIG. 3) sent from the CPU 11 to the memory device MEM 131 is input to one input terminal of the AND circuit 24.

アンド回路２４の他方の入力端子には、前記フＩＪ ｔ
／プフロツプ回路２３の出力端子Ｑに発生する初期化制
御信号ＩＣ０Ｎ（第３ラミ）が入力される。The other input terminal of the AND circuit 24 is connected to the
An initialization control signal IC0N (third RAM) generated at the output terminal Q of the /flop circuit 23 is input.

アンド回路２４は、初期化制御信号ＩＣ０Ｎが低レベル
である期間中閉成されており、この期間、メモリ書込み
信号Ｗのメモリ装置ＭＥＭＩ ３、（の書込み制御回路
）への入力は禁止される。The AND circuit 24 is closed during the period when the initialization control signal IC0N is at a low level, and during this period, input of the memory write signal W to the memory device MEMI 3, (the write control circuit of) is prohibited.

したがって、前記したように、ＣＰＵ１１から、初期化
データ（アドレス情報を含む）がメモリ装置ＭＥＭ １
３１に送られているにもかかわらず、不揮発性メモリで
構成されているメモリ装置１３□は初期化されない。Therefore, as described above, initialization data (including address information) is sent from the CPU 11 to the memory device MEM1.
31, the memory device 13□, which is made up of nonvolatile memory, is not initialized.

すなわちアンド回路２４のアンド出力信号ＡＯＵＴ（第
３図ト）は、低レベルの初期化制御信号Ｉ ＣＯＮ （
第３ラミ）によって、メモリ書込み信号Ｗの如何にかか
わらず低レベルになり、このため、該当するメモリ装置
ＭＥＭ１３１に対する初期化データの書込みが禁止され
る。That is, the AND output signal AOUT (FIG. 3) of the AND circuit 24 is set to the low level initialization control signal I CON (
3rd RAM), the memory write signal W becomes low level regardless of the state of the memory write signal W, and therefore, writing of initialization data to the corresponding memory device MEM131 is prohibited.

このように、この発明の初期化方式によれば、ＣＰＵ１
１がＭＭＩ ２を構成する各種メモリ（メモリ装置ＭＥ
Ｍ１３１，１３２）の初期化すべきアドレス範囲を意識
することなく、単に、実装されている総てのメモリアド
レス範囲に初期化データを送出するだけで、所定のアド
レス範囲（メモリ装置ＭＥＭ１３．）のみの初期化が行
なえる。In this way, according to the initialization method of this invention, CPU1
1 is MMI 2 is various memories (memory device ME)
M131, 132) can be initialized by simply sending initialization data to all installed memory address ranges without being aware of the address range to be initialized. Can be initialized.

次に、所定アドレス範囲に対する初期化が完了した後の
動作を説明する。Next, the operation after the initialization for the predetermined address range is completed will be explained.

すなわち初期化が完了すると、ＣＰＵ１１内の側聞記憶
部（図示せず）に格納されているマイクロプログラムの
特定マイクロ命令に基づいて、マイクロ命令デコーダ（
図示せず）から高レベルのリセット信号ＲＥ Ｓ ＥＴ
Ｃ第３第３ラホ発生される。That is, when the initialization is completed, the microinstruction decoder (
(not shown) to a high level reset signal RESET
C third third raho is generated.

リセット信号ＦｔＥＳＥＴはフリップフロップ回路２３
のリセット入力端子Ｈに入力される。The reset signal FtESET is sent to the flip-flop circuit 23
It is input to the reset input terminal H of.

フリップフロップ回路２３は、リセット信号ＲＥＳＥＴ
の立ち上りυタイミングでリセット状態となり、その出
力端子ｑに発生する初期化制御信号ＩＣ０Ｎ（第３ラミ
）を、低レベルから高レベルに状態遷移する。The flip-flop circuit 23 receives a reset signal RESET.
It enters a reset state at the rising timing υ of , and the initialization control signal IC0N (third ram) generated at its output terminal q changes from a low level to a high level.

そしてアンド回路２４は、初期化制御信号ＩＣ０Ｎの低
レベルから高レベルへの状態遷移に応答して開成し、そ
の時入力されているメモリ書込み信号Ｗをメモリ装置Ｍ
ＥＭ１３１内の書込み制御回路へ送出する。The AND circuit 24 opens in response to the state transition of the initialization control signal IC0N from a low level to a high level, and transfers the memory write signal W input at that time to the memory device M.
It is sent to the write control circuit in EM131.

そして、この実施例のように高レベルのメモリ書込み信
号ＷがＣＰＵ１１から与えられていれば、メモリ装置Ｍ
ＥＭ１３□において以後の書込みが可能となる。If a high-level memory write signal W is given from the CPU 11 as in this embodiment, the memory device M
Subsequent writing becomes possible in EM13□.

また、初期化終了後、いったんメモリ書込み信号Ｗが高
レベルから低レベル（書込み停止）になっても、次に高
レベルのメモリ書込み信号Ｗが与えられた際（書込み開
始）、メモリ装置ＭＥＭｌ ３□は書込み可能となる。Furthermore, even if the memory write signal W changes from a high level to a low level (write stop) after initialization is completed, when the next high level memory write signal W is applied (write start), the memory device MEMl 3 □ becomes writable.

すなわち、初期化終了後は、メモリ装置ＭＥＭ１３□（
の書込制御回路）においても、メモリ書込み信号Ｗの入
力が可能となる。That is, after the initialization is completed, the memory device MEM13□(
The memory write signal W can also be input to the write control circuit (write control circuit).

以上詳述したように、この発明によれば、主記憶装置を
構成する各種タイプのメモリ装置のうち、所定メモリ装
置だけを極めて簡単な構成で極めて容易に初期化できる
初期化方式を提供できる。As described in detail above, according to the present invention, it is possible to provide an initialization method that can extremely easily initialize only a predetermined memory device among the various types of memory devices constituting the main storage device with an extremely simple configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は情報処理装置の概略構成図、第２図は情報処理
装置内のこの発明に用いられる制御回路の一実施例を示
す図、第３図はこの発明の初期化方式の動作を説明する
ためのフローチャートである。 １１・・・・・・処理装置（ＣＰＵ）、１２・・・・・
・主記憶装置（ＭＭ）、１３、〜１３ｎ・・・・・・メ
モリ装置、２１・・・・・・電源モジュール、２２・・
・・・・ワンショットマルチ、２３・・・・・・フリッ
プフロップ回路、２４・・・・・・アンド回路。FIG. 1 is a schematic configuration diagram of an information processing device, FIG. 2 is a diagram showing an embodiment of a control circuit used in the present invention in the information processing device, and FIG. 3 explains the operation of the initialization method of the present invention. This is a flowchart for 11... Processing unit (CPU), 12...
- Main memory device (MM), 13, ~13n... Memory device, 21... Power module, 22...
...One-shot multi, 23...Flip-flop circuit, 24...AND circuit.

Claims (1)

【特許請求の範囲】 １ 初期化を必要としないメモリ装置および初期化を必
要とするメモリ装置とによって構成される主記憶装置を
備えた情報処理装置において、ＤＣ電源が安定状態とな
った時にセットするフリップフロップと、処理装置から
上記主記憶装置に与えられる書込み信号のうち、上記初
期化を必要としないメモリ装置に対する書込み信号を、
上記フリップフロップの出力信号によって禁止する手段
とを具備し、主記憶装置を初期化する際、上記初期化を
必要とするメモリ装置のみ初期化を行なうようにしたこ
とを特徴とする初期化方式。 ２ 上記禁止手段が論理積回路で構成されることを特徴
とする特許請求の範囲第１項記載の初期化方式。 ３ 上記初期化を必要としないメモリ装置を不揮発性メ
モリあるいはバッテリバックアップ機能を有する揮発性
メモリで構成することを特徴とする特許請求の範囲第１
項記載の初期化方式。 ４ 上記初期化を必要とするメモリ装置を揮発性メモリ
で構成することを特徴とする特許請求の範囲第１項記載
の初期化方式。[Scope of Claims] 1. In an information processing device equipped with a main storage device consisting of a memory device that does not require initialization and a memory device that requires initialization, the information processing device is set when the DC power supply becomes stable. Among the write signals given from the processing device to the main memory device, a write signal to the memory device that does not require the initialization is provided.
and means for inhibiting by an output signal of the flip-flop, and when initializing a main storage device, only the memory device that requires the initialization is initialized. 2. The initialization method according to claim 1, wherein the inhibiting means is constituted by an AND circuit. 3. Claim 1, characterized in that the memory device that does not require initialization is composed of a non-volatile memory or a volatile memory having a battery backup function.
Initialization method described in section. 4. The initialization method according to claim 1, wherein the memory device requiring the initialization is constituted by a volatile memory.