JPS58225B2

JPS58225B2 - ヒヨウジソウチ

Info

Publication number: JPS58225B2
Application number: JP47088240A
Authority: JP
Inventors: 河島和美
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1972-09-01
Filing date: 1972-09-01
Publication date: 1983-01-05
Also published as: JPS4945625A

Description

【発明の詳細な説明】本発明はテレビジョン受像機等において受像チャンネル
あるいは時刻等を文字で陰極線管の画面上に映出して表
示する表示装置に関し、低速動作の図形信号記憶回路を
用いても簡易な構成で画面上の任意の位置に表示を行な
うことのできる表示装置を提供するものである。

近来テレビジョン受像機において、陰極線管上に受像チ
ャンネル番号や時刻を文字を用いて表示する表示装置が
用いられてきている。

その基本的な構成は、予め文字を表示するための文字信
号を記憶回路に記憶しておき、そのうちから、チューナ
のチャンネル選択信号あるいは時刻信号に応じて必要な
文字信号を読み出し、映像信号に変換して陰極線管回路
に供給して表示を行なうものである。

ところが、この表示を画面上の一部分に表示しようとす
る場合には表示の大きさが小さいほど文字信号を記憶回
路から高速度で読み出さなければならず、他方記憶回路
は通常読み出し速度をあまり高くすることができない特
性を有しているため、記憶回路の内容を遅い速度で一旦
シフトレジスタに読み出し、その後にこのシフトレジス
タから高速で読み出すという方法が用いられる。

しかしながら従来のこの種の表示装置においては、水平
定期間の初めの方でまずシフトレジスタに読み出し、続
いて高速度でこのシフトレジスタから読み出して表示す
るものであったゝめに、表示は常に画面の右の方にしか
行なうことができないという不便を有していた。

本発明はこのような不便を解消し、画面上のいかなる位
置にでも任意の大きさで表示を行なうことの可能な表示
装置を提供するものである。

以下、本発明の一実施例における表示装置について添付
図面とゝもに説明する。

第１図はそのブロック図であり、また、第２図、第３図
はそれぞれ第１図中の同一符号部分における信号波形を
示す波形図である。

図中１は動作の基準となる垂直パルス信号Ｖの入力端子
、２は同様の水平パルス信号Ｈの入力端子、３は表示す
る文字信号の出力端子、４はＯ〜９の各数字を表示する
ための数字表示信号を２進信号として記憶している記憶
回路である。

この記憶回路４は第４図に示すように、１字分の文字区
分Ｘを縦方向に５行に分割し、横方向に４行に分割して
２０個に分割し、Ｘ１１〜Ｘ５４（一般的にＸ１ｊ）の
２０絵素に分割し、各絵素を表示するか否かに従って、
表示する場合は“１”、しない場合は“０”として２進
信号化して記憶している。

例えば図中の一点鎖線方向に第１行目を走査して表示す
るとすれば、各文字の第４行目の文字信号をそれぞれ“
１００１”として記憶する。

５，６，７．８はチューナ（図示せず）によって選局操
作とゝもに切換えられる受像チャンネル番号の１０の行
を示す指定番号信号（ただし２進化されている）の入力
端子、９，１０゜１１．１２は同様の１の桁を示す指定
番号信号（同上）の入力端子、１３，１４，１５．１６
は受像チャンネル番号の１０の桁の文字信号を記憶回路
４から読み出すときに入力端子５〜８の指定番号信号を
読み出しアドレス信号として記憶回路４に伝達するゲー
ト、１７．１Ｂ、１９．２０は同様に入力端子９〜１２
の指定番号信号を１の桁の文字信号の読み出しアドレス
信号として伝達するゲートである。

２１．２２は記憶回路４からの文字信号の読み出し時間
を決定する信号Ａを発生する単安定マルチバイブレーク
、２３は信号Ａの期間水平パルスＨを通しＢを発生する
ゲート、２４は単安定マルチバイブレーク２２によって
ゲート２３が開かれている間水平パルス信号Ｈを分周す
る分周回路、２５は分周回路２４の分周出力によってト
リガーされ記憶回路４に文字信号読み出し時の絵素の行
（Ｘｉｊのｉ）を指定するアドレス信号Ｃ１，Ｃ２゜Ｃ
３，Ｃ４，Ｃ１を供給するシフトレジスタである。

シフトレジスタ２５は、分周出力が加えられる都度アド
レス信号Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ６ｈｈを“１０
０００”（第１行目指定）、“０１０００”（２行目指
定）、……“００００１”（５行目指定）と変化させて
、記憶回路４から読み出す行を順次指定する。

この分周回路２４の分周比によって、文字信号各絵素ｘ
ｉｊの縦の長さを水平走査線の何本分に決定するかを定
める。

たとえば、分周比が１／４であればシフトレジスタ２５
には４水平走査毎に分周出力が加えられるのでアドレス
信号Ｃ１，Ｃ２……Ｃ５が４水平走査毎に変化し、従っ
て１つの行は４水平走査期間の間続けて指定されること
になり、１つの絵素の縦の長さは水平走査線の４本分と
なる。

分周比が１／８であれば同様にしてシフトレジスタ２５
に８水平走査毎に分周出力が加えられるようになってア
ドレス信号Ｃ１，Ｃ２……Ｃ５が８水平走査毎に変化し
、１つの行が８水平走査期間の間続けて指定されること
になり、このときには１つの絵素の縦の長さは水平走査
線８本分となって上述の場合の２倍になる。

また、２６は水平パルス信号によってトリガーされ記憶
回路４から文字信号を読み出すときの基準パルス信号と
なる比較的くり返し周期の長い（水平パルス信号Ｈの周
波数の約２０倍の周波数を有する）記障回路読出パルス
信号りを発生する発振回路、２７はこの記憶回路読出パ
ルス信号りを分周して分周出力Ｅ１．Ｅ２．Ｅ３．
Ｅ４を発生する分周回路、２８，２９．３０は記憶回
路続出パルス信号りの３個目、９個目、１５５個目パル
ス信号の時に出力Ｆ、Ｇ、Ｉを生じるゲートである。

この発振回路２６の発振周波数は記憶回路４からの読み
出し速度に応じて決定すればよく、また、ゲート２Ｂ、
２９．３０の各々の出力Ｆ、Ｇ、Ｉを生じる時期および
間隔は第４図の文字表示の横方向の絵素数を何個で構成
されて記憶回路４に記憶されているか（この場合は４個
）及び文字相互間の間隔を絵素側個分にするか（この場
合は１個分）によって決定する。

この実施例においてゲート２８の出刃を杓レス信号りの
３個目にしたのは、水平同期信号Ｈより少し遅れて読出
動作を開始させるようにするため、ゲート２９の出力を
パルス信号りの９個目にＵ反社、３個目かう記憶回路４
のリセットと１０の桁の文字の１行分の４絵素の読み出
しと１絵素分の文字量空間の作成を行なうのにパルス信
号６個分の期間が必要であるため、ゲート３０の出力を
１５５個目したのは、９個目から記憶回路４のリセット
と１の桁の文字の１行分の４絵素の読み出しとシフトレ
ジスタ３７の末尾部分の２ビツトを“０”にする（これ
はシフトレジスタ３７として１１ビツトのものを用いた
ため、各文字用の各４ビツトと文字空間の１ビツトを記
憶した残りの末尾部分２ビツトを空白にするためのもの
である）のにパルス信号７個分の期間が必要であるため
である。

３１．３２．３３は記憶回路４に読出信号として読出パ
ルス信号（φ信号）Ｍを供給するタイミングを決定する
ゲート、フリップフロップ、ゲートである。

３４，３５．３６は記憶回路４をリセットするリセット
信号（Ｌｏａｄ信号）Ｌを発生するゲートである。

このリセットは、各桁の文字信号を読み出すときにまず
記憶回路４中の列アドレスカウンタをリセットして正確
に読み出すために必要である。

また、このリセット時には読出パルス信号Ｍを加えると
誤読出のおそれがあるので、このリセット時のパルス信
号Ｍは除去している。

この読出パルス信号Ｍによって記憶回路４から文字信号
をシリアルに読み出して、例えば第４図中の一点鎖線の
部分で走査し６６チヤンネルを表示する場合であれば“
１００１０００００”となる記憶文字出力信号Ｎを発生
する。

ここで、５個目の“０”は文字量空白を示し、最後の２
個の“００”はシフトレジスタ３７の末尾２ビツトを“
００”にするための信号である。

なお、記憶回路４は、各文字毎に読出パルス信号Ｍが４
個目までは絵素の“１”か“０”の出力発生するが、５
個目以上では常に“０”のみを出力するものである。

３７は記憶回路４から読み出された１水平走査線分の文
字信号Ｎを一時的に蓄えるシフトレジスタであり、この
実施例では１１ビツトのものが用いられている。

もちろん９ビツト以上であれば第４図の表示はできる。

３８は画面上に文字表示を行なう横方向の場所を決定す
る信号０を発生する単安定マルチバイブレークで、パル
ス信号りの何個目でトリガされるかにより画面上での横
方向の場所が定められる。

ここでは、３個目に設定して画面左方を選択している。

分周回路２７の出力とゲートを用いて任意の個数目でト
リガするようにすれば、その場所を任意に変えうる。

３９は信号Ｏの存在する期間だけ発振してシフトレジス
タ３７から文字信号を高速度で読み出すときの基準信号
となるくり返し周期の短い（水平パルス信号Ｈの周波数
の約１００〜２００倍の周波数を有する）高速読出パル
ス信号Ｐる発生する発振回路、４０，４１，４２゜４３
はある水平走査期間には記憶回路読出パルス信号Ｍをシ
フトレジスタ３７のクロックパルス入力端子に印加して
記憶回路４の文字信号を遅い速度でシフトレジスタ３７
に読み込み、かつ、次の水平走査期間には高速読出パル
ス信号Ｐをシフトレジスタ３７のクロックパルス入力端
子に印加して、上述の記憶回路４よりシフトレジスタ３
７に読み込んだ文字信号を高速度で読み出して文字信号
出力端子３に表示用文字信号Ｓを発生させるフリップフ
ロップ及びゲートである。

なお、シフトレジスタ３７は信号が読み出されると同時
に消去される（循環されていないため）ので、高速パル
ス信号Ｐが１２個以上加えられても１２個目以降は出力
が常に“０”となるため、高速パルス信号Ｐの個数は１
１個以上であれば任意でよい。

４４はテレビジョン受像機の映像信号又は色信号を処理
する映像回路等、４５は陰極線管である。

このようにして構成したので、まず、ある水平走査期間
において比較的くり返し周期の長い遅い記憶回路読出パ
ルス信号Ｍによって充分に遅い速度で、記憶回路４から
文字信号Ｎを読み出してシフトレジスタ３７に一時的に
蓄積し、続く水平走査周期においてくり返し周期の短い
高速読出パルス信号Ｐによって速い速度でシフトレジス
タ３７から表示文字信号Ｓを読み出して文字信号出力端
子３に発生し、これをテレビジョン受像機の映像回路等
４４に供給して陰極線管４５上に表示文字４６として小
さく表示することができる。

従って、従来の記憶回路４から直接遅い速度で読み出し
て表示する場合であれば第５図中の一点鎖線で示すよう
に横幅の広い大きい表示４７が陰極線管４５の画面上に
映出され、また、水平走査期間の初めに記憶回路４から
シフトレジスタ３７に読み出し続いて後半でシフトレジ
スタから読み出すものであれば、破線で示すように画面
の右方の位置にしか表示文字４８が映出されないもので
あったが、上述の本発明の表示装置によれば、陰極線管
４５の任意の位置に小さい表示文字４６を映出すること
ができることゝなった。

また、この表示文字４６の縦の大きさは分周回路２４の
分周比によって、横方向の大きさは発振回路３９の発振
周波数によって、縦方向の位置は単安定マルチバイブレ
ーク２１．２２の持続時間によって、横方向の位置は単
安定マルチバイブレータ３８のトリガ時期によって、そ
れぞれ調整することができるものである。

このように表示の大きさ、位置の自由性をを格段に向上
し、任意の表示を行なうことができるとゝもに、小さい
表示を行なうことによって画像への影響を小さくして表
示を行なうこともできる便利なものである。

なお、上記実施例ではチャンネル文字の表示を行なう場
合について説明したが、その他の時刻表示数字等の任意
の表示を行なう場合についても応用することができるこ
とはいうまでもない。

以上詳述した通り、本発明によれば、次のような表示装
置としての有効な作用効果を奏しているものである。

（１）記憶回路から図形信号を縦横の絵素に分割しした
ときの横１行分のみ読み出してシフトレジスタに書き込
み、このシフトレジスタによって速度変換をするように
しているので、速度変換用の手段を１水平走査線分の容
量のみの小形のシフトレジスタだけで行なうことができ
、従来のように１画面分の大容量のバッファメモリを使
用するものに比して簡易な構成にすることができる。

（２）このような小容量のシフトレジスタは読み出し速
度を速くすることができるので、高速クロックにより読
み出すことによって小さい図形を表示することが容易で
ある。

（３）シフトレジスタへの書き込みとシフトレジスタか
らの読み出しとを１水平走査期間毎に交互に行うように
して書き込み期間と読み出し期間とを別個にしたので、
シフトレジスタに１行分の図形信号の書き込みを行なう
に当ってはシフトレジスタからの読み出し速度にかかわ
らずその書き込み速度を遅いものとすることができ、従
って記憶回路からも１行分の図形信号を遅い速度で読み
出すことができる。

図形全体の信号を記憶しておく記憶回路は大容量のもの
であるのでそれを高速動作可能なものとするとその周辺
回路も含めてきわめて高価になるが、このように遅い速
度で読み出せるものであれば低コストに作成することが
でき、システム全体の低コスト化に大きく寄与すること
ができる。

このように、本発明によれば動作速度の遅い低コストの
記憶回路と小容量のシフトレジスタとを用いても、シフ
トレジスタによる位置、速度変換によって画面上の任意
の位置に任意の大きさで図形を表示することができ、従
来の高価なシステムに劣らない高性能の表示装置を低コ
ストに実現することができるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における表示装置のブロック
線図、第２図Ｖ、Ａ、Ｂ、Ｃ１，Ｃ２，Ｃ３゜Ｃ４，Ｃ
５、第３図Ｈ，Ｄ、Ｅｌ、Ｅ２．Ｅ３．Ｅ４．Ｆ、Ｑ。Ｉ、Ｊ、に、Ｌ、Ｍ、Ｎ、Ｏ，Ｐ、Ｑｌ、Ｃ２，Ｒ２Ｓ
はそれぞれ同装置の動作を説明するための第１図中同一
符号を付した部分の信号波形を示す波形図、第４図は同
装置で表示する文字の構成を示す原理図、第５図は同装
置の一部分の正面図である。１・・・・・・垂直パルス入力端子、２・・・・・・水
平パルス入力端子、４・・・・・・記憶回路、２６・・
・・・・発振回路、３９・・・・・・発振回路、４０・
・・・・・フリップフロップ、４１．４２，４３・・・
・・・ゲート、４４・・・・・・映像回路等、４５・・
・・・・陰極線管。

Claims

【特許請求の範囲】

１陰極線管に表示すべき図形を縦方向に複数行分割し
、横方向に複数列に分割して絵素に分割しそれぞれの絵
素を表示するか否かを図形信号とし記憶する記憶回路と
、水平パルスを分周する分周比可変形の分周回路と、こ
の分周回路の分周出力により上記記憶回路から上記図形
信号を読み出すときの行を順次指定する第１のシフトレ
ジスタと、この記憶回路から読み出された横１行分の図
形信号を一時的に蓄積する第２のシフトレジスタと、こ
の第２のシフトレジスタから読み出された図形信号を表
示する映像回路及び陰極線管と、上記記憶回路から上記
図形信号を読み出すことができるくり返し周期をもつ読
出パルス信号を発生する第１の発振回路と、上記第２の
シフトレジスタから上記図形信号を読み出すことができ
る上記読出パルス信号よりも短いくり返し周期をもつ高
速読出パルス信号を発生する第２の発振回路と、上記第
２の発振回路の高速読出パルス信号発生時期を制御して
表示位置を制御するマルチバイブレークとを備え、ある
水平走査期間において上記第１の発振回路の読出パルス
信号によって上記記憶回路から上記横１行分の図形信号
を読み出して上記第２のシフトレジスタに一時的に蓄積
し、続く水平走査期間において上記マルチバイブレーク
によって制御された時期に上記第２の発振回路の高速続
出パルス信号によって速い速度で上記第２のシフトレジ
スタから上記図形信号を読み出して上記陰極線管に図形
を表示することを特徴とする表示装置。