JPS5822446A - Vector mask arithmetic control system - Google Patents

Abstract

PURPOSE:To use mask vector with high sparsity and to shorten the time of array processing by detecting a specified number of arithmetic inhibition bits succeeding in a mask vector, and jumping over ineffective arithmetic of operands which correspond to the inhibition bits. CONSTITUTION:Every time the execution of arithmetic is indicated through an execution control line 11, a mask read address register 6 adds 1 to a mask register 2 and a mask bit (m) and a skip signal S are outputted to a read mask line 8 and a mask-zero detection line 9 successively. At this time, array operands are read out and supplied from a storage device 1 to an arithmetic unit 3. The arithmetic unit 3 performs arithmetic between operands when the bit (m) is 1 and inhibits the arithmetic when 0. Further, when the signal S is 1 and eight successive bits (m) are all 0, data address registers 12a and 121, and the register 6 go up by eight elements to jump over those bits (m), and the time is adjusted by a delay circuit 10, thus writing data in the storage device 1 correctly.

Description

【発明の詳細な説明】 本発明はベクトル・マスクＮ１ｊ御方式に関し、特にマ
スク・ベクトル中（ニ一定個数の演算抑止ビットの連続
していることを検出し、これに対応するアレイ・オペラ
ンドおよびマスク・ベクトルの不要な読出しと無効な演
算を飛ばすように制御するベクトル・マスク演算制御方
式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a vector mask N1j control method, and in particular detects a certain number of consecutive operation inhibit bits in a mask vector, and controls the corresponding array operand and mask. -Relates to a vector mask calculation control method that controls unnecessary vector readout and invalid calculations.

科学技術計算等を行うコンピュータにおいては、多量の
アレイ処理が必要であるが、なかで本条件にしたがって
アレイ処理の内容が変化する場合、マスク・ベクトルに
より制御する方法がある。Computers that perform scientific and technical calculations require a large amount of array processing, and when the contents of array processing change according to these conditions, there is a method of controlling using mask vectors.

第１図はマスク・ベクトルによる演算制御の一例で、ア
レイＡ　（Ｉ）の各エレメントの値にしたがい、アレイ
Ａ　（ｔ）の一部のエレメントを、アレイＢ　（Ｔ）、
Ｃ（Ｔ）の対応するエレメント同志の加算結果に置き換
える、条件付きの繰返し処理の例である。第１図では、
特（＝アレイＡ（１）中の０より小のエレメントについ
て、アレイＢ（Ｉ）、Ｃ（Ｉ）の対応するエレメントの
加算結果と置き換える例を示している。まず、アレイＡ
　（Ｉ）の各エレメント対応（二、Ａ（Ｉ））０の場合
は°′０”、Ａ（Ｉ）＜０の場合は“１″′の値を示す
ビット列を作成する。これがマスク・ベクトルであり、
その各ビットをマスク・ビットと呼んでいる。次に、こ
のマスク・ベクトルにしたがい、値が′１″″であるマ
スク・ビットに対応するアレイＢ（Ｉ）、Ｃ（Ｔ）のエ
レメント同志を加算し、結果をＡ　（Ｉ）の対応するエ
レメントに書き込む。それ以外のアレイＡ（１）のエレ
メントは変化させない。Figure 1 shows an example of arithmetic control using mask vectors, in which some elements of array A (t) are changed to array B (T), according to the value of each element of array A (I).
This is an example of conditional iterative processing in which the result of addition of corresponding elements of C(T) is substituted. In Figure 1,
An example is shown in which elements smaller than 0 in array A (1) are replaced with the addition results of corresponding elements in arrays B (I) and C (I). First, array A
For each element of (I), create a bit string that indicates the value of °'0' if it is 0 and '1'' if A(I) < 0. This is the mask vector. and
Each bit is called a mask bit. Next, according to this mask vector, the elements of arrays B(I) and C(T) corresponding to the mask bit whose value is '1'' are added together, and the result is added to the corresponding element of A(I). Write to the element. Other elements of array A(1) are not changed.

第２図に、これをハードウェアで処理する方法の概念図
を示丈。まず、記憶装置１よりアレイＡ（ｒ）のエレメ
ント・データを順次読み出し、比較演算によりマスク・
データ（マスク・ベクトル：ｍ（Ｔ）　＞を生成し、マ
スク・レジスタ２に格納していく。このマスク・データ
生成後またはマスク・データ生成を行いながら、記憶装
置１よりアレイＢ（Ｉ）、Ｃ（Ｉ）を順次読み出して、
マスク・レジスタ２の対応するマスク・ビットとともＣ
：加算器３へ供給する。加算器３は、マスク・ビットが
１１”であるときのみＢ　（Ｉ）　＋　Ｃ（Ｔ）の演算
を実行し、それ以外は演算を抑止する。演算結果は、対
応するマスク・ビットとともに記憶装置１へ転送され、
アレイＮ（Ｉ）へ書き込まれるが、マスク・ビットが“
０”であれば書き込みは抑止される。Figure 2 shows a conceptual diagram of how to process this using hardware. First, the element data of array A(r) is sequentially read from the storage device 1, and masked and
Data (mask vector: m(T)) is generated and stored in the mask register 2. After or while generating the mask data, the array B(I) is transferred from the storage device 1, Read C(I) sequentially,
C along with the corresponding mask bit of mask register 2.
:Supplied to adder 3. Adder 3 executes the operation B (I) + C (T) only when the mask bit is 11", and otherwise suppresses the operation. The operation result is stored in the storage device along with the corresponding mask bit. transferred to 1,
is written to array N(I), but the mask bits are “
0”, writing is inhibited.

以上の通り、マスク・ベクトルによる演算制御によって
、条件にしたがうアレイ処理を行うことができる。しか
し、従来はマスク・ビットの値に関係なく記憶装置より
アレイを順次読み出していた＼め、例えばマスク・ベク
トル中に大半の“０＃のビットが含まれていたとしても
、制御により無効な演算が抑止されるのみで、゛処理に
要する時間は、マスク・ベクトルの大部分が°°１”の
場合１と変らず、必らずアレイのエレメント数に比例し
た時間を必要としていた。これはマスク・ベクトルが多
くの０”を含む性格（スパース性）の場合、処理に無駄
な時間を多く費やしていることになる。As described above, array processing can be performed according to conditions by arithmetic control using mask vectors. However, in the past, the array was read out sequentially from the storage device regardless of the value of the mask bits, so even if the mask vector contained most of the "0#" bits, the control would invalidate the operation. is only suppressed, and the time required for the processing is the same as 1 when most of the mask vectors are °°1'', and the time required is necessarily proportional to the number of elements in the array. This means that if the mask vector contains many 0's (sparseness), a lot of time is wasted in processing.

本発明の目的は、上記のような従来の問題点を解決する
ものであり、マスク・ベクトル中に一定個数の演算抑止
ビットが連続している場合、該抑止ビットに対応するオ
ペランドの無効な演算を飛ばすように制御し、スパース
性の強いマスク・ベクトルを用いるアレイ処理の時間を
短縮することのできるベクトル・ダスク演算制御方式を
提供することにある。An object of the present invention is to solve the above-mentioned conventional problems, and when a certain number of operation inhibition bits are consecutive in a mask vector, an invalid operation of the operand corresponding to the inhibition bits is detected. It is an object of the present invention to provide a vector dusk operation control method that can control the vector dusk operation so as to skip the mask vectors and shorten the time for array processing using mask vectors with strong sparsity.

しかして、本発明の特徴とするところは、マスク・ベク
トル中に一定個数の演算抑止ビットが連続していること
を検出する手段と、該個数分のオペラン上゛およびマス
ク・ビット−を飛び越すような記憶アドレスの更新手段
とをもうけ、一定個数の演算抑止ピントが検出された時
、それに対応するアレイ・オペランドの読出しと無効な
演算を飛ばすように制御することである。Therefore, the present invention is characterized by means for detecting that a certain number of operation inhibit bits are consecutive in a mask vector, and for skipping over the operands and mask bits for that number. When a predetermined number of operation-inhibiting focuses are detected, control is provided to skip reading of the corresponding array operand and invalid operations.

次に本発明の一実施例について図面を用いて詳細に説明
する。Next, one embodiment of the present invention will be described in detail using the drawings.

第３図および第４図は本発明の一実施例の構成図である
。本実施例では、アレイのエレメントの番号を０〜７．
８〜１５．１６〜２３、・・・・・・のように８ビツト
境界で８個ずつに区切り、マスク・ビットの対応する８
ビツト境界間が全て０”である時、そのアレイ・オペラ
ンドの読出しと無効演算を飛ばす（以後スキップと呼ぶ
）ことを可能とする例が示されている。FIGS. 3 and 4 are configuration diagrams of an embodiment of the present invention. In this example, the array elements are numbered from 0 to 7.
Divide into 8 bits at 8-bit boundaries, such as 8 to 15, 16 to 23, etc., and select the corresponding 8 bits of the mask bit.
An example is shown in which it is possible to skip the read and invalid operation of an array operand (hereinafter referred to as skipping) when there are all 0'' between bit boundaries.

第３図において、比較演算によって生成されたマスク・
データは、生成マスク線７を通して１ビツトずつ順次、
マスク・レジスタ（ＶＭＲ）２中のマスク書込アＪ’Ｌ
ス・レジスタ（ＭＷＡＲ１５で指定されるビット位置０
，１，２．・・・へ収納され゛る。マスク書込アドレス
・レジスタ５の内容ハ、このマスク・データが１ピツト
収納されるたびに１ずつ増加される。マスク・ゼロ・レ
ジス９　（ＭＺ几）４はマスク・データの８ビツト境界
間が全て”′０＃であるかどうかを示すレジスタで、マ
スク・レジスタ２の１．／８のビット数で構成され、該
マスク・レジスタ２の毎８ビットに対応して１ビツトが
関係づけられる。In Figure 3, the mask and
The data is sequentially transmitted one bit at a time through the generated mask line 7.
Mask write address J'L in mask register (VMR) 2
register (bit position 0 specified by MWAR15)
,1,2. It is stored in... The contents of mask write address register 5 are incremented by 1 each time one pit of mask data is stored. Mask zero register 9 (MZ几) 4 is a register that indicates whether all 8-bit boundaries of mask data are "'0#", and consists of 1./8 bit number of mask register 2. , one bit is associated with every eight bits of the mask register 2.

生成マスク線７のマスク・データはマスク・ゼロ・レジ
スタ４にも供給されるが、この時、該マスク・ゼロ・レ
ジスタ４の書込みピット位置はマスク書込アドレス・レ
ジスタ５の下位３ビツトを除いた上位ビットで指定され
る。又、このマスク・ゼロ・レジスタ４は１度パ１″が
書き込まれると、以後、そのビットは”１”状態を保持
するものとする。従って、マスク・ゼロ・レジスタ４の
ピット位置０，１，２．・・・Ｃ二は、８ビツト境界間
の対応する８ビツ−トのマスク・データが全て０＃のと
きのみ′０＃が、それ以外のとき′１”がセットされる
。The mask data of the generated mask line 7 is also supplied to the mask zero register 4, but at this time, the write pit positions of the mask zero register 4 are the same as those of the mask write address register 5 except for the lower three bits. specified by the high-order bits. Furthermore, once "Pa1" is written in this mask zero register 4, that bit shall maintain the "1" state from then on. Therefore, the pit positions 0 and 1 of the mask zero register 4 , 2... C2 is set to '0#' only when the corresponding 8-bit mask data between the 8-bit boundaries are all 0#, and is set to '1' otherwise.

即ち、マスク・ゼロ・レジスタ４には、マスク・レジス
タ２の毎８ピットが全て“０”が否かの情報が集約して
保持される。That is, the mask zero register 4 collectively holds information as to whether every eight pits of the mask register 2 are all "0" or not.

マスク・データがマスク・レジスタ２にすべて収納され
ると、あるいは収納動作と並行して、該マスク・レジス
タ２からは、順次、マスク読出アドレス・レジスタ（Ｍ
ＲＡＲ）６の指定スるピット位置の値が読み出され、読
出マスク線８へ現われる。通常、マスク読出アドレス・
レジスタ６の内容は、演算の実行が指示されるたびに１
ずつ増加される。このマスク・データの読出しと同時に
、マスク読出アドレス・レジスタ６の下位３ビツトを無
視した上位アドレスでマスク・ゼロ・レジスタ４の内容
を読み出すことにより、マスク・レジスタの該当ピット
位置を含む８ビツト境界間のマスク・データが全て“０
″か否かを示す値（マスク・ゼロ検出値）が、反転回路
Ｎを通してマスク・ゼロ検出線９へ現われる。マスク・
ゼロ検出値はスキップ動作に用いられ−るもので、以後
、スキップ信号Ｓと呼Ｉ０このスキップ信号は、８ビツ
ト境界間の８ビツトのマスク・データが全て“０″のと
き“ビ、それ以外のとき“０″である。When all the mask data is stored in the mask register 2, or in parallel with the storage operation, the mask data is sequentially read from the mask register 2 to the mask read address register (M
The value of the designated pit position of RAR) 6 is read out and appears on the read mask line 8. Normally, the mask read address
The contents of register 6 change to 1 each time execution of an operation is instructed.
Increased by increments. At the same time as this mask data is read, by reading the contents of the mask zero register 4 using the upper address ignoring the lower 3 bits of the mask read address register 6, the 8-bit boundary including the corresponding pit position of the mask register is read. All mask data between
” (mask zero detection value) appears on the mask zero detection line 9 through the inverting circuit N.
The zero detection value is used for the skip operation, and is hereinafter referred to as the skip signal S.I0 This skip signal is "B" when the 8-bit mask data between the 8-bit boundaries are all "0"; It is "0" when .

第４図はベクトル・マスク演算制御の全体のフ゛ロック
図である。実行制御線１１（二上って演算の実行（ＴＮ
Ｃ）が指示きれるたび（＝、マスク読出アドレス・レジ
スタ６の内容が１ずつ増加され、読出マスク線８とマス
ク・ゼロ検出線９（−マスク・ピッ）ｍ、スキップ信号
Ｓが順次現われる。これと同時に、記憶装置１の読出し
アドレスを指示すルデータ・アドレス・レジスタ１２０
，１２１もｌずつ増加され、記憶装置１からアレイ・オ
ペランドＢ　（Ｉ）、Ｃσ）のエレメントが順次読み出
されて、演算器３へ与えられる。演算器３では、マスク
・ピットｍが′１″であるときのみ、アレイ・オペラン
ドＢσ）、Ｃ（Ｉ）の対応するエレメント同志の演算力
；実行され、マスク・ピットｍが＠０″であるときにマ
演算が抑止される。又、実行制御線１１の１ｌｉＤ　Ｉ
Ｉ信号ＩＮＣと読出マスク線８のマスク・ピットｍ−ま
、遅延回路１０（二より前記演算器３での演算時間と同
じ時間遅れを受けた後、該制御信号ＩＮＣは記憶装置１
の書込みアドレスを指示するデータ・アドレス・レジス
タ１２２を順次１ずつ増加するの（二側いられ、該制御
信号ＩＮＣとマスク・ピットｍのアンド信号は書込み信
号として記憶装置１へ印力口される。これにより、演算
器３の演算結果【ま、データ・アドレス・レジスタ１２
２で指示される記憶装置１のアレイ・オペランドＡσ）
の該当エレメントに順次書込まれる。もし、マスク・ビ
ット力＋　＠０　′１であれば、アレイ・オペランドＡ
　（Ｉ）への書込みｋま抑止される。FIG. 4 is an overall block diagram of vector mask calculation control. Execution control line 11 (execution of operation (TN)
C) is completed (=, the contents of the mask read address register 6 are incremented by 1, and the read mask line 8, mask zero detection line 9 (-mask beep) m, and skip signal S appear in sequence. At the same time, a data address register 120 that specifies the read address of the storage device 1
. In the arithmetic unit 3, only when the mask pit m is '1'', the calculation power of the corresponding elements of the array operands Bσ) and C(I) is executed, and the mask pit m is @0''. Sometimes ma operations are suppressed. Also, 1liD I of the execution control line 11
After receiving the same time delay as the calculation time in the arithmetic unit 3 from the delay circuit 10 (2), the control signal INC is output to the storage device 1.
The data address register 122 instructing the write address of is sequentially incremented by 1 (the control signal INC and the AND signal of the mask pit m are outputted to the storage device 1 as a write signal .As a result, the operation result of the arithmetic unit 3 [well, the data address register 12
array operand Aσ of storage device 1 pointed to by 2)
are sequentially written to the corresponding elements. If mask bit force + @0 '1, array operand A
Writing to (I) is inhibited.

以上はスキップ信号Ｓが′０″の場合で、従来のベクト
ル・マスク制御と同じであるが、マスク・ゼロ・レジス
タ４より送出されるスキップ信号Ｓが“１＃で、マスク
・ピットが８ビツト連続して“０′であることを示して
いると、これＣ二対窓するアレイ・オペランドおよびマ
スク・データの読出しをスキップすべく、データ・アド
レス・レジスタ１２０゜１２１ヲ８工レメント分だけ増
加させ、同様（＝マスク・アドレス・レジスタ６も８だ
け増加させる。The above is the case where the skip signal S is '0', which is the same as conventional vector mask control, but the skip signal S sent from the mask zero register 4 is '1#' and the mask pit is 8 bits. If it shows "0's" continuously, the data address registers 120 and 121 are increased by 8 elements in order to skip reading the array operand and mask data that are windowed. Similarly, mask address register 6 is also increased by 8.

これにより、マスク・ピットが“０＃（＝対応するアレ
イ・オペランドが８エレメント分読み飛ばされて、次の
サイクルでは、その先のエレメントカニマスク、ピット
ｍ、スキップ信号Ｓと＼もに読み出される。もし、こ＼
でもスキップ信号Ｓが“１”であると、続けて読み飛ば
しが生じる。また、スキップ信号Ｓは演算時間と同じ時
間遅れを生じさせる遅延回路１０を通った後、記憶装置
１の書込みデータ・アドレス・レジスタ１２２へ供給さ
れ、該データ・アドレス・レジスタ１２２の８工レメン
ト分のアドレス増加を指示する信号となる。これ（二よ
り、読み飛ばしく＝対応した書き飛ばしが生じて、以後
、正しいアドレス（二書込みを行うことを保証する。As a result, the mask pit is "0# (= 8 elements of the corresponding array operand are skipped, and in the next cycle, the next element crab mask, pit m, and skip signal S are all read out. .What if?
However, if the skip signal S is "1", skipping will continue to occur. Further, the skip signal S is supplied to the write data address register 122 of the storage device 1 after passing through the delay circuit 10 that causes a time delay equal to the calculation time, and is supplied to the write data address register 122 of the data address register 122. This signal instructs to increase the address of . This (2) ensures that a corresponding write skip occurs, and henceforth writes to the correct address (2).

第５図は上記読み出しのスキップ動作を説明するための
タイム・チャートである。エレメントが０゛〜７番目ま
では、マスク・ピットが全て６０”ではないため、スキ
ップ信号Ｓは送出されず、オペランドおよびマスク・ピ
ットは順次読み出されて演算器３へ送出される。マスク
・レジスタ（ＶＭＲ＞６が８番目を指示すると、８〜１
６までのマスク・ビットが０”であることを示゛すスキ
ップ信号Ｓが送出されて、次サイクルでマスク読出アド
レス・レジスタ６およびデータ・アドレス・レジスタ１
２ｏ　、　１２１は“１６”を指示する。これにより、
無効なエレメントの読み出しのスキップ動作が行なわれ
る。FIG. 5 is a time chart for explaining the above read skip operation. For elements 0 to 7, all of the mask pits are not 60'', so the skip signal S is not sent, and the operands and mask pits are sequentially read out and sent to the arithmetic unit 3. If register (VMR>6 indicates the 8th, then 8 to 1
A skip signal S indicating that the mask bits up to 6 are 0'' is sent, and the mask read address register 6 and data address register 1 are read in the next cycle.
2o, 121 indicates "16". This results in
A skip operation for reading invalid elements is performed.

第６図は、書き込みのスキップ動作を説明するための図
である。記憶装置１に到着した演算結果は、これに対応
するマスク・ビットの値にしたがい書き込みが行われる
。もし、スキップ信号Ｓが検出され＼ば、書き込みのデ
ータ・アドレス・レジスタ１２２を８ワ一ド分増加させ
ること（二より、正しい書き込みアドレスを保証する。FIG. 6 is a diagram for explaining the writing skip operation. The calculation result that has arrived at the storage device 1 is written in accordance with the value of the corresponding mask bit. If the skip signal S is detected, the write data address register 122 is incremented by 8 words (Secondly, the correct write address is guaranteed).

−ヒ記実施例では、マスクの８ビツト境界間の連続する
８個の演算抑止ビットを検出したが、個数は８に限らず
、他の適当な個数を検出しても良く、さら（二何種か並
用することも可能である。また、マスク・ゼロ・レジス
タ９は、マスク・レジスタ２に付随して、この連続する
マスク・ビットの６０”を検出する組合回路で置き換え
ても良い。- In the embodiment described above, 8 consecutive operation inhibit bits between the 8-bit boundaries of the mask were detected, but the number is not limited to 8, and any other suitable number may be detected. Also, the mask zero register 9 may be replaced by a combinational circuit that accompanies the mask register 2 and detects 60'' of consecutive mask bits.

以上の説明から明らかな如く、本発明ではマスク・ベク
トル中に一定個数の演算抑止ビットが連続していること
を検出して、該抑止ビットに対応するオペランドの無効
な演算を飛ばすように制御するのでスパース性の強いマ
スク・ベクトルを用いるアレイ処理の時間を短縮するこ
とができる。As is clear from the above explanation, in the present invention, it is detected that a certain number of operation inhibition bits are consecutive in a mask vector, and control is performed to skip invalid operations of the operand corresponding to the inhibition bits. Therefore, the time required for array processing using highly sparse mask vectors can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図・はマスク・ベクトルによる演算例を示す図、第
２図はベクトル・マスク演算制御のハードウェア構成の
概念図、第３図及び第４図は本発明の一実施例のブロッ
ク図、第５図及び第６図は本発明実施例の動作を説明す
るためのタイミング図である。 １・・・記憶装置、　　２・・・マスク・レジスタ、　
３・・・演算器、　４・・・マスク・ゼロ・レジスタ、
６・・・マスク読出アドレス・レジスタ、　　８・・・
続出マスク線、　９・・・マスク・ゼロ検出線、１０・
・・遅延回路、　１２０　、１２１　、１２２・・・デ
ータ・アドレス・レジスタ。 牙１図 第２図 第３図 第４図FIG. 1 is a diagram showing an example of calculation using a mask vector, FIG. 2 is a conceptual diagram of the hardware configuration of vector mask calculation control, and FIGS. 3 and 4 are block diagrams of an embodiment of the present invention. FIGS. 5 and 6 are timing charts for explaining the operation of the embodiment of the present invention. 1...Storage device, 2...Mask register,
3... Arithmetic unit, 4... Mask zero register,
6...Mask read address register, 8...
Successive mask lines, 9...Mask zero detection line, 10...
...Delay circuit, 120, 121, 122...Data address register. Fang 1 Figure 2 Figure 3 Figure 4

Claims (1)

【特許請求の範囲】[Claims] １、　アレイ・オペランドおよびマスク・ベクトルを順
次読み出し、該マスク・ベクトルのビット値に従い、対
応するオペランドの演算を制御するベクトル・マスク演
算制胎１方式において、該マスク・ベクトル中に、一定
個数のＩＳ算抑止ビットが連続していることを検出する
手段と、該１１　ｐ１分のオペランドおよびマスク・ピ
ントを飛び越すような記憶アドレスの更新手段とを設け
、該抑止ビットを検出した時、対応するオペランドの仇
出しと無効な演算を飛ばすように制御することを特徴と
するベクトル・マスク演算制御方式。1. In vector mask operation control method 1, in which array operands and mask vectors are read out sequentially and operations on the corresponding operands are controlled according to the bit values of the mask vector, a fixed number of A means for detecting that the IS arithmetic inhibition bits are consecutive, and a means for updating the storage address so as to skip over the operand and mask focus for the 11 p1 are provided, and when the inhibition bit is detected, the corresponding operand is A vector mask calculation control method characterized by controlling to skip overcoming and invalid calculations.