JPS58221521A - Reference potential generating circuit and input circuit using said generating circuit - Google Patents
Reference potential generating circuit and input circuit using said generating circuitInfo
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- JPS58221521A JPS58221521A JP57105120A JP10512082A JPS58221521A JP S58221521 A JPS58221521 A JP S58221521A JP 57105120 A JP57105120 A JP 57105120A JP 10512082 A JP10512082 A JP 10512082A JP S58221521 A JPS58221521 A JP S58221521A
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- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば0MO8構成のマイクロコンピュー
タ等に最適な基準電位発生回路およびこの基準電位発生
回路を用いた入力回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a reference potential generation circuit suitable for, for example, a microcomputer with an 0MO8 configuration, and an input circuit using this reference potential generation circuit.
一般に、基準電位発生回路は、′第1図に示すように構
成されている。すなわち、電源vDDと接地点間に抵抗
R1+R1が直列接続され、この抵抗R1とR8・−と
の抵抗分割によって電源vDD電圧を分圧し、抵抗R1
*R1の接続点から所定の電圧vref を得る。Generally, a reference potential generation circuit is constructed as shown in FIG. That is, a resistor R1+R1 is connected in series between the power supply vDD and the ground point, and the power supply vDD voltage is divided by resistance division between the resistors R1 and R8.
*Obtain a predetermined voltage vref from the connection point of R1.
しかし、上記のような構成の基準電位発生回路は、電源
vDDから接地点に貫通電流が流れるため、低消費電力
なCM08回路に適用すると消費電力が増加し、問題と
なる。However, in the reference potential generation circuit configured as described above, a through current flows from the power supply vDD to the ground point, so when applied to the low power consumption CM08 circuit, the power consumption increases, which poses a problem.
また、0M08回路における入力回路として、第2図に
示すようなCMOSインバータ回路が用いられている。Further, as an input circuit in the 0M08 circuit, a CMOS inverter circuit as shown in FIG. 2 is used.
図において、QlはPチャネル型のMOS )ランジス
タ、QsはNチャネル型のMOS )ランジスタで、そ
れぞれのトランジスタQ1−Qmのダートに供給される
入力信号INの反転信号をトランジスタQt 、Qs
の接続点から出力信号OUTとして得る。In the figure, Ql is a P-channel type MOS () transistor, Qs is an N-channel type MOS () transistor, and the inverted signal of the input signal IN supplied to each of the transistors Q1-Qm is transferred to the transistors Qt, Qs.
It is obtained as an output signal OUT from the connection point.
しかし、上記のような構成の入力回路におい、ては、回
路しきい値Vth tipミルチャネルMO8トランジ
スタのしきい値電圧Vよ、とNチャネル型のMO1i+
)ランジスタのしきい値電圧vthNK依しまい、こ
の値を変えることが困難である。However, in the input circuit configured as above, the circuit threshold voltage Vth tip is the threshold voltage V of the mill-channel MO8 transistor, and the threshold voltage V of the N-channel type MO1i+
) It depends on the threshold voltage vthNK of the transistor, and it is difficult to change this value.
従って、この発明の第1の目的は、消費電力が少な(C
MO8回路に最適な基準電位発生回路を提供することで
ある。Therefore, the first object of the present invention is to reduce power consumption (C
An object of the present invention is to provide a reference potential generation circuit optimal for the MO8 circuit.
さらに、この発明の第2の目的は、上記基準電位発生回
路を用いて回路しきい値を自由に設定できる入力回路を
提供することである。Furthermore, a second object of the present invention is to provide an input circuit that can freely set a circuit threshold using the reference potential generation circuit described above.
すなわち、この発明においては、電源電圧で第1.第2
のコンデンサを充電し、このコンデンサの容量比によっ
て電源電圧を分圧して基準電位を得る基準電位発生回路
を構成する。さらに、この基準電位発生回路の出力を比
較回路の一方の入力端に供給するとともに、この比較回
路の他方の入力端に入力信号を供給し、上記比を構成し
たものである。That is, in the present invention, the first. Second
A reference potential generation circuit is constructed which charges a capacitor and divides the power supply voltage according to the capacitance ratio of the capacitor to obtain a reference potential. Furthermore, the output of this reference potential generation circuit is supplied to one input terminal of a comparator circuit, and an input signal is supplied to the other input terminal of this comparator circuit to form the above ratio.
以下、この発明の一実施例について図面を参照して説明
する。第3図はその構成を示すもので、図において、1
1は基準電位発生回路、12は比較回路である。すなわ
ち、電源vDDと接地点間に第1のトランジスタQsお
よび第1のコンデンサCIが直列接続され、上記トラン
ジスタQsは第1のクロック信号φ1で導通制御される
。上記トランジスタQs とコンデンサC1との接続点
と接地点間には、スイッチング手段として働き、第2の
クロツタ信号φ1およびその反転信号i3で導通制御さ
れるトランスファダート構成のMOS )ランジスタQ
4#QI を介して第2のコンデンサC1が接続される
。上記コンデンサC,の両端には、第2のトランジスタ
Q!が並列接続され、第1のクロック信号の反転信号1
1で導通制御される。そして、上記トランジスタQny
Qs とQ−との接続点の電位が基準電位Vrefとし
て、比較回路12の一方の入力端に供給される。上記比
較回路12は、信号入力端子13と上記基準電位発生回
路11の出力端との間に、第3のクロック信号φ3およ
びその反転信号1mで導通制御される第3゜第4のトラ
ンジスタQ7−Q−が直列接続される。そして、上記ト
ランジスタQysQsの接続点の電位は、第3のコンデ
ンサCsを介して第1のインバータ回路14とクロック
信号″ir3で導通制御される第5のトランジスタQ@
から成る増幅器に供給される。この増幅器の出力が、り
四ツク信号φ3で同期される第2のインバータ回路15
によって保持される。An embodiment of the present invention will be described below with reference to the drawings. Figure 3 shows its configuration, and in the figure, 1
1 is a reference potential generation circuit, and 12 is a comparison circuit. That is, a first transistor Qs and a first capacitor CI are connected in series between a power supply vDD and a ground point, and the conduction of the transistor Qs is controlled by a first clock signal φ1. Between the connection point between the transistor Qs and the capacitor C1 and the ground point, there is a MOS transistor Q which functions as a switching means and has a transfer dart configuration and whose conduction is controlled by the second clock signal φ1 and its inverted signal i3.
A second capacitor C1 is connected via 4#QI. A second transistor Q! is connected across the capacitor C! are connected in parallel, and the inverted signal 1 of the first clock signal
1, conduction is controlled. And the above transistor Qny
The potential at the connection point between Qs and Q- is supplied to one input end of the comparison circuit 12 as the reference potential Vref. The comparator circuit 12 has a third and fourth transistor Q7- connected between the signal input terminal 13 and the output terminal of the reference potential generation circuit 11, whose conduction is controlled by the third clock signal φ3 and its inverted signal 1m. Q- are connected in series. The potential at the connection point of the transistor QysQs is connected to the first inverter circuit 14 via the third capacitor Cs and the fifth transistor Q@ whose conduction is controlled by the clock signal "ir3"
is supplied to an amplifier consisting of: The output of this amplifier is connected to a second inverter circuit 15 which is synchronized with a four-way signal φ3.
held by.
上記のような構成において、第4図のタイミングチャー
トを参照して動作を説明する。クロック信号φ1のロー
レベル時に、トランジスタQsがオン状態となシ、コン
デンサC1はハイレベルにグリチャージされる。この時
、クロック信号11 のハイレベルによって、トランジ
スタQ・がオン状態となシ、コンデンサC鵞の電レベル
、’fi囁”l)”ローレベルになるト、トランジスタ
Q4 yQsがオン状態となシ、コンデンサCIに充電
された電荷はコンデンサC,に分割される。そして、ク
ロック信号?sがノ・イレベルになると、コンデンサa
tに充電された電荷が比較回路12に供給される。従っ
て、上記コンデンサ0皿とC3との容量比の設定を変え
ることによシ、出力電圧vr@fのレベルを自由に設定
できる。出力電圧vr@fは下式(1)で示される。In the above configuration, the operation will be explained with reference to the timing chart of FIG. When the clock signal φ1 is at a low level, the transistor Qs is turned on and the capacitor C1 is charged to a high level. At this time, due to the high level of the clock signal 11, the transistor Q is turned on, the voltage level of the capacitor C becomes low level, and the transistor Q4 and Qs are turned on. , the charge charged in capacitor CI is divided into capacitor C,. And the clock signal? When s reaches the no level, capacitor a
The charges charged at time t are supplied to the comparator circuit 12. Therefore, by changing the setting of the capacitance ratio between the capacitor 0 and C3, the level of the output voltage vr@f can be freely set. The output voltage vr@f is expressed by the following formula (1).
次に、比較回路12の動作について説明する。Next, the operation of the comparison circuit 12 will be explained.
まず、クロック信号″′i;3のハイレベルによりて第
5のトランジスタQ―をオン状態とし、第1のインバー
タ回路140入出力端の電位を同じレベルとし、このイ
ンバータ回路14のしきい値電圧vthをハイレベルと
ローレベルとの間の所定のレベルとする。この時、第3
のコンデンサC3には基準電位vrdに対応した電荷が
充電される。次に、クロック信号73がローレベル、φ
3がハイレベルとなると、入力端子13から入力信号I
NがトランジスタQ7を介してコンデンサCIに供給さ
れる。入力信号INが基準電圧Vrefよル大きいとイ
ンバータ回路14の出力はローレベルとなり、第2のイ
ンバータ回路15を介してハイレベルの出力信号OUT
を得る。また、入力信号INが基準電圧vrefより小
さい場合は、インバータ回路14の出力はハイレベルと
なシ、インバータ回路15を介してローレベルの出力信
号OUTを得る。従って、基準電圧Vrefの値を変え
ることによ勺、入力回路の回路しきい値を自由に設定で
きる。First, the fifth transistor Q- is turned on by the high level of the clock signal ``'i; Let vth be a predetermined level between high level and low level.At this time, the third
The capacitor C3 is charged with an electric charge corresponding to the reference potential vrd. Next, the clock signal 73 is at a low level, φ
3 becomes high level, the input signal I is output from the input terminal 13.
N is supplied to capacitor CI via transistor Q7. When the input signal IN is greater than the reference voltage Vref, the output of the inverter circuit 14 becomes low level, and the output signal OUT of high level is output via the second inverter circuit 15.
get. Further, when the input signal IN is smaller than the reference voltage vref, the output of the inverter circuit 14 is not at a high level, and an output signal OUT at a low level is obtained via the inverter circuit 15. Therefore, by changing the value of the reference voltage Vref, the circuit threshold of the input circuit can be freely set.
今、上記第3図の入力回路の回路しきい値を0、 I
V、Dに設定しようとすれば、下式(2)に示すように
コンデンサCi、C,の容量比を設定すれば良い。Now, set the circuit threshold value of the input circuit in Figure 3 above to 0, I
If it is desired to set the capacitors to V and D, the capacitance ratio of the capacitors Ci and C can be set as shown in equation (2) below.
CI
0、1 VD、 w ; vD、 ・・・(
2)露□V ・・・(2′)
α+11)D
l
ここで「αツー」である。CI 0, 1 VD, w; vD, ...(
2) Dew □V...(2') α+11)D l Here, it is "α2".
3
上式(2′)よシα=−となる。すなわち、「C1:C
1=1:9Jに設定すれば良い。3 According to the above equation (2'), α=-. In other words, “C1:C
It is sufficient to set it to 1=1:9J.
上述したように、回路しきい値はコンデンサC1とCI
との比と、電源V□電圧だけで決定されるので、コンデ
ンサCIとCI とを同一工程で形成すれば、Pチャネ
ル型のトランジスタのしきい値電圧vthPおよびNチ
ャネル型のトランジスタのしきい値電圧vthHには無
関係である。As mentioned above, the circuit threshold is determined by capacitors C1 and CI
Since it is determined only by the ratio of It is unrelated to voltage vthH.
また、比較回路12も原理的にv v にはthP
’ thN
左右されない。Also, in principle, the comparator circuit 12 also has thP for v v
' thN Not affected.
なお、スイッチング手段として働くトランジスタQa−
Qs’にトランス電ツシ璽ングート構成としたが、いず
れか一方のトランジスタのみでも良いのはもちろんであ
る。Note that the transistor Qa- serving as a switching means
Although Qs' has a transformer transistor configuration, it is of course possible to use only one of the transistors.
以上説明したようにこの発明によれば、消費電力が少な
(CMO8回路に最適な基準電位発生回路が得られる。As described above, according to the present invention, a reference potential generation circuit with low power consumption (optimal for the CMO8 circuit) can be obtained.
さらに、この発明によれば、上記基準電位発生回路を用
いて回路しきい値を自由に設定できる入力回路が得られ
る・Furthermore, according to the present invention, an input circuit can be obtained in which the circuit threshold value can be freely set using the reference potential generation circuit.
第1図は従来の基準電位発生回路を示す図、第2図は0
M08回路における従来の入力回路を示す図、第3図は
この発明の一実施例に係る基準電位発生回路およびこれ
を用いた入力回路を示す図、第4図は上記第3図の回路
の動作を説明するためのタイミングチャートである。
1ノ・・・基準電位発生回路、12・・・比較回路、1
3・・・入力端子、14.15・・・インバータ回路、
φle9’l+φ雪 、i鵞 、φ3 、¥3・・・ク
ロック信号、Qs〜Qs ・・・トランジスタ%C1〜
CI・・・コンデンサ。
出願人代理人 弁理士 鈴 江 武 彦第1図
第2図
第3図
2
」
108−
第4図
UTFigure 1 is a diagram showing a conventional reference potential generation circuit, and Figure 2 is a diagram showing a conventional reference potential generation circuit.
FIG. 3 is a diagram showing a conventional input circuit in the M08 circuit, FIG. 3 is a diagram showing a reference potential generation circuit according to an embodiment of the present invention and an input circuit using the same, and FIG. 4 is an operation of the circuit shown in FIG. 3 above. 2 is a timing chart for explaining. 1 No...Reference potential generation circuit, 12... Comparison circuit, 1
3...Input terminal, 14.15...Inverter circuit,
φle9'l+φyuki, i鵞, φ3, ¥3...clock signal, Qs~Qs...transistor%C1~
CI... Capacitor. Applicant's agent Patent attorney Takehiko Suzue Figure 1
Figure 2 Figure 3 Figure 2 108- Figure 4 UT
Claims (1)
導通制御される第1のトランジスタおよび第1のコンデ
ンサから成る直列回路と、上記トランジスタとコンデン
サとの接続点と接地点間に第2のクロック信号で開閉制
御されるスイッチング手段を介して並列接続される第2
のコンデンサおよび上記第1のクロック信号の反転信号
で導通制御される第2のトランジスタとを具備し、上記
第1.第2のトランジスタはそれぞれ逆極性のトランジ
スタから成シ、上記スイッチング手段と第2のトランジ
スタとの接続点から出力を得るように構成したことを特
徴とする基準電位発生回路。 (2)上記スイッチング手段は、t!g2のクロック信
号およびその反転信号で導通制御されるトランスファ、
e−)構成のMOS )ランジスタから成ることを特徴
とする特許請求の範囲第1項記載の基準電位発生回路。 (3)電源と接地点間に接続され第1のり四ツク信号で
導通制御される第1のトランジスタおよび第1のコンデ
ンサから成る直列回路と、上記トランジスタとコンデン
サとの接続点と接地点間に第2のり四ツク信号で開閉制
御されるスイッチング手段を介して並列接続される第2
のコンデンサおよび上記第1のクロック信号の反転信号
で導通制御される第2のトランジスタとから成る基準電
位発生回路と、この基準電位発生回路の出力と入力信号
とを比較する比較回路とを具備することを特徴とする入
力回路。 (4)上記スイッチング手段は1、第2のクロック信号
およびその反転信号で導通制御されるトランス7アグー
ト構成のMos )ランジスタから成ることを特徴とす
る特許請求の範囲第3項記載の入力回路。 (5)上記比較回路は、スイッチング手段と第2のトラ
ンジスタとの接続点と信号入力端子間に直列接続され第
3のクロック信号およびその反転信号で導通制御される
第3.第4のトランジスタと、上記第3.第4のトラン
ジスタの接続点と出力端子との間に直列接続される第3
のコンデンサおよび第1.第2のインバータ回路と、上
記第1のインバータ回路の入出力端間に接続され第3の
クロック信号の反転信号で導通制御される第5のトラン
ジスタとを具備し、上記第2のインバータ回路紘第3の
クロック信号で同期されたクロックドインバータ回路か
ら成ることを特徴とする特許請求の範囲第3項記載の入
力回路。[Scope of claims] A second circuit connected in parallel between the grounding points via a switching means that is controlled to open and close by a second clock signal.
and a second transistor whose conduction is controlled by an inverted signal of the first clock signal. 2. A reference potential generation circuit characterized in that each of the second transistors is composed of transistors having opposite polarities, and the output is obtained from a connection point between the switching means and the second transistor. (2) The switching means has t! a transfer whose conduction is controlled by the clock signal of g2 and its inverted signal;
2. The reference potential generation circuit according to claim 1, wherein the reference potential generation circuit comprises a MOS transistor having an e-) configuration. (3) A series circuit consisting of a first transistor and a first capacitor connected between a power supply and a ground point and whose conduction is controlled by a first cross signal, and a connection point between the transistor and the capacitor and the ground point. The second
a reference potential generation circuit comprising a capacitor and a second transistor whose conduction is controlled by an inverted signal of the first clock signal; and a comparison circuit that compares the output of the reference potential generation circuit with an input signal. An input circuit characterized by: (4) The input circuit according to claim 3, wherein said switching means comprises a Mos transistor having a transformer (7) active configuration whose conduction is controlled by a second clock signal and its inverted signal. (5) The comparison circuit includes a third transistor connected in series between a connection point between the switching means and the second transistor and a signal input terminal, and whose conduction is controlled by a third clock signal and its inverted signal. a fourth transistor; and the third transistor. A third transistor connected in series between the connection point of the fourth transistor and the output terminal
capacitor and the first capacitor. The second inverter circuit includes a second inverter circuit, and a fifth transistor connected between the input and output terminals of the first inverter circuit and whose conduction is controlled by an inverted signal of the third clock signal. 4. The input circuit according to claim 3, comprising a clocked inverter circuit synchronized with a third clock signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57105120A JPS58221521A (en) | 1982-06-18 | 1982-06-18 | Reference potential generating circuit and input circuit using said generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57105120A JPS58221521A (en) | 1982-06-18 | 1982-06-18 | Reference potential generating circuit and input circuit using said generating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58221521A true JPS58221521A (en) | 1983-12-23 |
Family
ID=14398946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57105120A Pending JPS58221521A (en) | 1982-06-18 | 1982-06-18 | Reference potential generating circuit and input circuit using said generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58221521A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2628547A1 (en) * | 1988-03-09 | 1989-09-15 | Sgs Thomson Microelectronics | STABILIZED GENERATOR FOR PROVIDING MOS TRANSISTOR THRESHOLD |
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JPS5784614A (en) * | 1980-09-22 | 1982-05-27 | American Micro Syst | Double channel filter with condenser switched digitally |
JPS5871731A (en) * | 1981-10-02 | 1983-04-28 | フエアチアイルド・カメラ・アンド・インスルメント・コ−ポレ−シヨン | Dynamic ttl input comparator for c-mos device |
-
1982
- 1982-06-18 JP JP57105120A patent/JPS58221521A/en active Pending
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