JPS5821980B2 - Facsimile transmission method - Google Patents
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- JPS5821980B2 JPS5821980B2 JP52031910A JP3191077A JPS5821980B2 JP S5821980 B2 JPS5821980 B2 JP S5821980B2 JP 52031910 A JP52031910 A JP 52031910A JP 3191077 A JP3191077 A JP 3191077A JP S5821980 B2 JPS5821980 B2 JP S5821980B2
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Description
【発明の詳細な説明】 本発明はファクシミリ伝送方式に関するものである。[Detailed description of the invention] The present invention relates to a facsimile transmission system.
ファクシミリ伝送においては、通信回線の使用時間を短
くするため、画素信号のサンプリング(スキップサンプ
リング)伝送、複数画素のペアモード伝送およびランレ
ングス符号化伝送などがおこなわれている。In facsimile transmission, sampling (skip sampling) transmission of pixel signals, pair mode transmission of a plurality of pixels, run-length encoding transmission, etc. are performed in order to shorten the usage time of a communication line.
サンプリング伝送は、原稿画像を横軸および縦軸に数分
割して画素マ) IJクスと考える場合に、1画素ある
いは数画素飛びに画素信号を摘出するものであって、横
軸lラインの画素をスキップするものあるいはジグザグ
サンプリングするものなどがある。Sampling transmission is a process in which the original image is divided into several pixels on the horizontal and vertical axes, and pixel signals are extracted at intervals of one pixel or several pixels. There are some that skip or zigzag sampling.
ランレングス符号化伝送は、黒の画素長および白の画素
長を符号化してこれを伝送するものである。Run-length encoded transmission encodes and transmits the black pixel length and white pixel length.
また、ペアモード伝送は2画素あるいは3画素を1ペア
としてペアの内容を表わすコードを伝送するものである
。Furthermore, in pair mode transmission, two or three pixels are made into one pair, and a code representing the contents of the pair is transmitted.
これらの伝送方式は、それぞれ通信回線の使用時間を短
くするにおいて効果がある。Each of these transmission methods is effective in shortening the usage time of a communication line.
しかしながら最近は、更に通信回線の使用時間を短くす
る目的でサンプリングとランレングス符号化を組み合せ
たサンプリング符号化伝送方式が提案され(特開昭51
−76009号公報)、またペアモード伝送とランレン
グス符号化を組み合せて、ペアモードの符号あるいは遷
移符号をランレングスで伝送する方式が提案されている
(特開昭49−85913号公報)。However, recently, a sampling coding transmission method that combines sampling and run-length coding has been proposed for the purpose of further shortening the usage time of communication lines (Japanese Patent Application Laid-open No. 51
Furthermore, a method has been proposed in which pair mode codes or transition codes are transmitted in run length by combining pair mode transmission and run length encoding (Japanese Patent Application Laid-open No. 85913/1982).
本発明は、これら従来公知のファクシミリ伝送方式より
も更に通信回線使用効率が高いファクシミリ伝送方式を
提供することを目的としてなされたものである。The present invention has been made for the purpose of providing a facsimile transmission system that has higher communication line utilization efficiency than these conventionally known facsimile transmission systems.
上記目的を達成するために本発明においては、サンプリ
ング伝送、ペアモード伝送およびランレングス符号化を
組み合せる。To achieve the above object, the present invention combines sampling transmission, pair mode transmission and run length encoding.
画像情報のサンプリングにおいては、情報の欠落をより
少くするためジグザグサンプリングを用いておこなう。In sampling the image information, zigzag sampling is used to reduce the amount of missing information.
本発明におけるジグザグサンプリングは密度の高い画像
を対象とする場合には、第1b図に示すジグザグサンプ
リングとする。The zigzag sampling in the present invention is the zigzag sampling shown in FIG. 1b when a high-density image is targeted.
すなわち、第1a図に示すように、横軸Xと縦軸Yのそ
れぞれにおいて画像を分割して、分割した1単位を画素
とし、画像が丸印で示す画素の集合で構成されるものと
するとき、第1b図に示すように斜線で示す画素の画素
信号を摘出する。That is, as shown in Figure 1a, the image is divided along each of the horizontal axis At this time, as shown in FIG. 1b, pixel signals of pixels indicated by diagonal lines are extracted.
また、画素面積に対して画像密度が粗いときには、第1
c図に示すように1ラインスキツプのジグザグサンプリ
ングとすることもできる。Also, when the image density is low relative to the pixel area, the first
Zigzag sampling with one line skip can also be used, as shown in Figure c.
このような画素信号のサンプリングは、たとえばX軸方
向の画素数をmとするときm / 2のシフト段数を有
する2組のシフトレジスタの1方に奇数番ライン(Y=
1゜3.5,7.・・・)の奇数番(X=1,3,5,
7゜・・・)の画素信号を入力し、他方のシフトレジス
タに偶数番ラインの偶数番の画素信号を入力して、2ラ
インの画素信号を2組のシフトレジスタに記憶した後そ
れらを同時に読み出しシフトし、読み出しを終えたらY
軸方向の走査移動を付勢することにより得られる。Such sampling of pixel signals is carried out by, for example, assuming that the number of pixels in the
1゜3.5,7. ) of odd numbers (X=1, 3, 5,
7°...), input the even-numbered pixel signals of the even-numbered lines to the other shift register, store the pixel signals of the two lines in two sets of shift registers, and then store them at the same time. Shift the readout and press Y when the readout is finished.
This is achieved by applying an axial scanning motion.
このようにすると第1b図に示すサンプリングとなる。This results in the sampling shown in FIG. 1b.
第1c図に示すサンプリングとするときには、2組のレ
ジスタに奇数番と偶数番の画素信号を交互に入力するよ
うにすればよい。When performing the sampling shown in FIG. 1c, odd-numbered and even-numbered pixel signals may be input alternately to two sets of registers.
サンプリング画素信号のモードペアは、第2a図〜第2
c図に示す態様で作成することができる。The mode pairs of sampling pixel signals are shown in Figures 2a to 2.
It can be created in the manner shown in Figure c.
第2a図は、奇数番ライン同志および偶数番ライン同志
でペアをとって実線矢印の方向にペアの摘出をおこなっ
て、次に点線矢印の方向にペアの摘出をおこなう態様で
ある。FIG. 2a shows a mode in which pairs are formed between odd-numbered lines and even-numbered lines, and the pairs are extracted in the direction of the solid line arrow, and then the pairs are extracted in the direction of the dotted line arrow.
また第2b図は、ペアの組み合せは第2a図と同じであ
るが、ペアの摘出を実線矢印で示すようにジグザグにす
るものである。In addition, in FIG. 2b, the combination of pairs is the same as in FIG. 2a, but the pairs are extracted in a zigzag pattern as shown by solid arrows.
更には第2c図は、奇数番ラインと偶数番ラインでペア
をとって、実線矢印の方向にペアの摘出をおこなうもの
である。Furthermore, in FIG. 2c, pairs are taken on odd numbered lines and even numbered lines, and the pairs are extracted in the direction of the solid line arrow.
ペアの摘出は以上のように数種の態様でおこないうる。Pair extraction can be performed in several ways as described above.
しかしながら、本発明者が電算機シミュレーションによ
り標準原稿の伝送効率を確認したところによると、摘出
画素信号のうち最端距離にあるもの同志でペアをとる態
様が最も伝送効率が高い。However, according to the present inventor's confirmation of the transmission efficiency of a standard document through computer simulation, the transmission efficiency is highest in a mode in which extracted pixel signals located at the farthest distance are paired.
このシミュレーション結果を第3図に示す。第3図にお
いて、横軸の数字は国際機関CCI TT(Commu
nication Comm1ttee onInte
rnational Te1ephone & Tel
egraph)が定めた資料魔を示し、■は通信手紙文
(英文タイプ)の、2は電気回路図の、3は英字テーブ
ルの、4は技術英文の、5はグムフおよびブロックが混
存する技術英文の、6はグラフの、および、7は縦書の
日本文説明文の画像を有するものである。The simulation results are shown in FIG. In Figure 3, the numbers on the horizontal axis are those of the international organization CCITT (Commu TT).
nication Comm1ttee onInte
rnational Telephone & Tel
egraph), where ■ is for correspondence letters (English type), 2 is for electric circuit diagrams, 3 is for alphabetical tables, 4 is for technical English, and 5 is for technical English with a mixture of goofs and blocks. , 6 has an image of a graph, and 7 has an image of an explanatory sentence in Japanese written vertically.
第3図の縦軸の数字は圧縮率を示し、この圧縮率は、伝
送においていくらの画素信号(ビット;信号)を1ビツ
トで表わしつるかを示すものである。The numbers on the vertical axis in FIG. 3 indicate the compression rate, and this compression rate indicates how many pixel signals (bits; signals) can be expressed by one bit during transmission.
この第3図に示す通り、第2c図に示すペアのとり方が
最も効率が高い。As shown in FIG. 3, the pairing method shown in FIG. 2c has the highest efficiency.
したがって本発明においては、摘出画素信号は最端距離
にある画素同志のものでペアとする。Therefore, in the present invention, extracted pixel signals are paired with pixels located at the farthest distance.
このようにすると、ペア摘出が他の態様よりも作成しや
すく、しかも受信側におけるペアモードから画素信号へ
の復調が簡単である、という効果がある。This has the effect that pair extraction is easier to create than other methods, and demodulation from the pair mode to pixel signals on the receiving side is easy.
本発明においては、上述のようにペアモードの信号を摘
出して、更にそのモードあるいはモード遷移をランレン
グス符号化する。In the present invention, a pair mode signal is extracted as described above, and its mode or mode transition is further run-length encoded.
このランレングス符号化は、特開昭49−85913号
公報に記載された如きの、従来公知のものでよい。This run-length encoding may be a conventionally known method such as that described in Japanese Patent Laid-Open No. 49-85913.
第4図に本発明を実施するファクシミリ装置の構成を示
す。FIG. 4 shows the configuration of a facsimile machine implementing the present invention.
第4図において、1はX軸方向およびY軸方向に画像を
走査して画素信号を順次に出力する走査器である。In FIG. 4, reference numeral 1 denotes a scanner that scans an image in the X-axis direction and the Y-axis direction and sequentially outputs pixel signals.
画素信号はサンプリング回路2で第2c図に示す態様で
ジグザグペアサンプリングとされ、2ラインコンプレツ
サ3でペアモードあるいはペアモード遷移のランレング
スフード化圧縮とされて、変調器4で通信回線に適する
周波数の信号に変換されて送出される。The pixel signal is subjected to zigzag pair sampling in the sampling circuit 2 in the manner shown in FIG. It is converted into a frequency signal and sent out.
受信側では、通信信号を受信してそれを復調器5でラン
レングスコードに復調し、ランレングスコードヲ伸張器
6でペアモード符号に変換して第2c図に示す形の摘出
画素信号を得て、内挿器7で摘出画素信号間の画素をそ
の周縁の画素の白、黒率に対応・して埋めて、記録装置
8において第1a図に示す画素分布で記録をおこなう。On the receiving side, a communication signal is received and demodulated into a run-length code by a demodulator 5, and the run-length code is converted into a pair mode code by an expander 6 to obtain an extracted pixel signal of the form shown in FIG. 2c. Then, the interpolator 7 fills the pixels between the extracted pixel signals in accordance with the white and black ratios of the peripheral pixels, and the recording device 8 records the pixels with the pixel distribution shown in FIG. 1a.
走査器1、変調器4、復調器5および記録器8は、すで
に各種公知であってその構成および動作は良く知られて
おり、また、2ラインコンプレツサ2および伸張器6は
上記した特開昭49−85913号公報に詳細に開示さ
れている。The scanner 1, modulator 4, demodulator 5, and recorder 8 are already known in the public domain, and their configurations and operations are well known. It is disclosed in detail in Japanese Patent No. 49-85913.
したがって、以下、サンプリング回路2および内神器7
を詳細に説明する。Therefore, the sampling circuit 2 and the inner sacred treasure 7 will be described below.
will be explained in detail.
第5図にサンプリング回路2の1例構成を示す。FIG. 5 shows an example configuration of the sampling circuit 2.
この実施例は、上記説明とは違って奇数番ラインの偶数
番の画素信号と偶数番ラインの奇数番の画素信号をサン
プリングする構成としたものである。This embodiment differs from the above description in that it has a configuration in which even-numbered pixel signals on odd-numbered lines and odd-numbered pixel signals on even-numbered lines are sampled.
このサンプリング回路2はフリップフロップFF’l。This sampling circuit 2 is a flip-flop FF'l.
FF2、アントゲ−)AND1〜AND3、バッファレ
ジスタBR1、オアゲートOR1およびインバータIN
V1で構成される。FF2, Antgame) AND1 to AND3, buffer register BR1, OR gate OR1 and inverter IN
Consists of V1.
フリップフロップFFIおよびFF2は入力端子りに入
力がある状態でクロックパルスが到来するとQ端子に出
力を生じ、入力端子りに入力がない場合にはクロックパ
ルスでリセットされるものである。Flip-flops FFI and FF2 produce an output at the Q terminal when a clock pulse arrives while there is an input at the input terminal, and are reset by the clock pulse when there is no input at the input terminal.
フリップフロップFF1のクロックパルス入力端子ニハ
、X軸方向(第1a図)の画素間隔毎に1パルスの割合
でX軸方向の走査に同期したパルスXin同期パルスが
入力され、フリップフロップFF2のクロックパルス入
力端子には、Y軸方向の走査に同期したパルスYin同
期パルスが入力される。A synchronizing pulse Xin synchronized with scanning in the X-axis direction is input to the clock pulse input terminal of the flip-flop FF1 at a rate of one pulse per pixel interval in the X-axis direction (Fig. 1a), and the clock pulse of the flip-flop FF2 is inputted to the clock pulse input terminal of the flip-flop FF1. A pulse Yin synchronization pulse synchronized with scanning in the Y-axis direction is input to the input terminal.
バッファレジスタBR1は、X軸方向の画素数をmとす
るとき、m/2段のシフト段数を有し、第2c図に示す
ように、■ラインにおいてm/2の画素信号を摘出する
とき、1947分の記録容量を有する。The buffer register BR1 has m/2 shift stages when the number of pixels in the X-axis direction is m, and as shown in FIG. 2c, when extracting m/2 pixel signals in the line It has a recording capacity of 1947 minutes.
サンプリング回路各部の信号タイミングを第6図に示す
。FIG. 6 shows the signal timing of each part of the sampling circuit.
第6図において、FFIQSおよびFFIQSはフリッ
プフロップFF1のQ出力およびQ出力を示し、F F
2 QSおよびFF2QSはフリップフロップFF2
のQ出力およびQ出力を示す。In FIG. 6, FFIQS and FFIQS indicate the Q output and Q output of flip-flop FF1, and F
2 QS and FF2QS are flip-flop FF2
The Q output and Q output of are shown.
同様に、ANDI 5−AND3Sはそれぞれアンドゲ
ートAND1〜AND3の出力を示す。Similarly, ANDI 5-AND3S indicate the outputs of AND gates AND1 to AND3, respectively.
アントゲ−1−ANDlの入力は、FFIQS。FF2
QSおよびXin同期パルスであるので、その出力は奇
数番(Y軸)ラインの偶数番(X軸)画素に対応してX
in同期パルスの2倍周期のパル。The input of Antogame-1-ANDl is FFIQS. FF2
Since it is a QS and Xin synchronization pulse, its output corresponds to the even number (X axis) pixel of the odd number (Y axis) line
A pulse with twice the period of the in synchronization pulse.
スである。It is
この出力パルスがバッファレジスタBRIのシフトクロ
ック入力端に印加されるので、バッファレジスタBR1
には、このとき偶数番画素の画信号が記憶される。Since this output pulse is applied to the shift clock input terminal of buffer register BRI, buffer register BR1
At this time, the image signals of even-numbered pixels are stored.
アンドゲートAND2の入力は、FFIQS、。The inputs of the AND gate AND2 are FFIQS, .
FF2QSおよびXin同期パルスであるので、その出
力は偶数番ラインの奇数番画素に対応してXin同期パ
ルスの2倍周期のパルスである。Since they are FF2QS and Xin synchronization pulses, their outputs are pulses with twice the period of the Xin synchronization pulses corresponding to odd numbered pixels of even numbered lines.
この出力パルスがバッファレジスタBR1のシフトクロ
ック入力端に印加されるので、バッファレジスタBR1
には、このとき奇数番画素の画信号が記憶される。Since this output pulse is applied to the shift clock input terminal of buffer register BR1, buffer register BR1
At this time, the image signals of the odd-numbered pixels are stored.
このようにして、バッファレジスタBR1の記憶は、奇
数番ラインの偶数番画素の画信号と偶数番ラインの奇数
番画素の画信号とが交互に記憶される。In this way, the buffer register BR1 alternately stores pixel signals of even-numbered pixels on odd-numbered lines and pixel signals of odd-numbered pixels on even-numbered lines.
アンドゲートAND2の出力AND2Sは、そのまま信
号処理上のX軸同期パルスXou tとして出力される
。The output AND2S of the AND gate AND2 is output as is as an X-axis synchronization pulse Xout for signal processing.
この出力時点は第6図に示す通り偶数番ラインの走査画
素信号を受けている期間T0.T2.T3.・・・であ
る。As shown in FIG. 6, this output point is a period T0. T2. T3. ...is...
他方アンドゲート4ND3の出力AND3Sは、Yin
同期パルスの2倍周期のパルスであり、これは信号処理
上のY軸同期パルスYoutとして出力される。On the other hand, the output AND3S of the AND gate 4ND3 is Yin
This pulse has a period twice that of the synchronization pulse, and is output as the Y-axis synchronization pulse Yout for signal processing.
サンプリング回路2の後段の2ラインコンプレツサ3(
第4図)は、入力画素信号そのままの形の画素信号2と
、バッファレジスタBR1の出力画素信号である画素信
号1をXout同期パルスに同期して同時に取り込み、
Yout同期パルスをライン同期信号として取り込む。The 2-line compressor 3 after the sampling circuit 2 (
4), the pixel signal 2 in the form of the input pixel signal as it is and the pixel signal 1 which is the output pixel signal of the buffer register BR1 are simultaneously taken in in synchronization with the Xout synchronization pulse.
Take in the Yout synchronization pulse as a line synchronization signal.
したがって、2ラインコンプレツサ3が符号化処理する
信号は、同一時点において奇数番ラインの偶数番画素の
画信号と偶数番ラインの奇数番画素の画信号であって、
これにより第2C図に示す態様でモードペアあるいはモ
ード遷移のランレングス符号化がおこなわれる。Therefore, the signals encoded by the two-line compressor 3 are a pixel signal of an even-numbered pixel on an odd-numbered line and a pixel signal of an odd-numbered pixel on an even-numbered line at the same time.
This results in run-length encoding of mode pairs or mode transitions in the manner shown in FIG. 2C.
第7図に内挿器7の1例構成を示す。FIG. 7 shows an example configuration of the interpolator 7.
この内挿器7は、伸張器6によって復調されたモードペ
アをライン毎の画信号に分解する画素信号再現部7、お
よび内挿部72で構成される。The interpolator 7 includes a pixel signal reproduction section 7 that decomposes the mode pair demodulated by the decompressor 6 into image signals for each line, and an interpolation section 72.
再現部71は4個のバッファレジスタBR2〜BR5を
備えており、それらのレジスタのシフト段数はそれぞれ
m/2である。The reproduction unit 71 includes four buffer registers BR2 to BR5, and the number of shift stages of each of these registers is m/2.
バッファレジスタBR2およびBH3は、偶数番ライン
の奇数番画素の画信号を記憶し、かつ読み出すものであ
り、2個用いられているのは、一方に読み込んでいると
き他方より読み出しするためである。Buffer registers BR2 and BH3 store and read out the pixel signals of odd-numbered pixels on even-numbered lines, and two are used so that when one is being read, the other is being read.
同様にバッファレジスタBR4およびBH3は奇数番ラ
インの偶数番画素の画信号を記憶し、かつ読み出すもの
である。Similarly, buffer registers BR4 and BH3 store and read out pixel signals of even-numbered pixels on odd-numbered lines.
Yout同期パルスがフリップフロップFF3のクロッ
クパルス入力端に印加され、フリップフロップFF3の
Q出力はアンドゲートAND4およびAND6に、Q出
力はアンドゲートAND5およびAND7に与えられる
。The Yout synchronization pulse is applied to the clock pulse input terminal of flip-flop FF3, the Q output of flip-flop FF3 is applied to AND gates AND4 and AND6, and the Q output is applied to AND gates AND5 and AND7.
したがって、バツフアレジスタBR2,BR4に画素信
号2,1を入力しているときにはレジスタBR3,BR
5には画素信号2,1が与えられず、この間レジスタB
R3、BH3には読み出しシフトパルスが与えられる。Therefore, when pixel signals 2 and 1 are input to buffer registers BR2 and BR4, registers BR3 and BR
5 is not given pixel signals 2 and 1, and during this time register B
A read shift pulse is applied to R3 and BH3.
Xout同期パルスは倍周期FMUL1でXin同期パ
ルスに変換され、Xin同期パルスの奇数番パルスはレ
ジスタBR2,3に、偶数番パルスはレジスタBR4,
5に読み出しシフトパルスとして与えられる。The Xout synchronization pulse is converted into a Xin synchronization pulse with a double cycle FMUL1, and the odd numbered pulses of the Xin synchronization pulse are sent to registers BR2 and 3, and the even numbered pulses are sent to registers BR4 and BR4.
5 as a read shift pulse.
このようにして、再現部71から第1b図に示す斜線画
素の画信号が得られ、内挿部7□に入力される。In this way, the image signal of the diagonally shaded pixel shown in FIG. 1b is obtained from the reproduction section 71 and inputted to the interpolation section 7□.
内挿部72は、ジグザグサンプリングによりスキップし
た画素(第1b図白丸印)に、その周辺の3個の画素(
斜線)の画信号がすべて黒であるときに黒の画信号を割
り当てて、全体として第1a図に示す画素分布の画素信
号を得るものである1再現部7□からは、第8図に示す
画素順l、2゜3、・・・に画素信号が出力され、第1
ライン(Y=1)の画素信号はオアゲー1−0R7から
、また第2ライン(Y=2)の画素信号はオアゲートO
R6から得られる。The interpolation unit 72 adds three surrounding pixels (
When the image signals indicated by diagonal lines) are all black, a black image signal is assigned to obtain the pixel signals having the overall pixel distribution shown in FIG. 1a. Pixel signals are output in the pixel order l, 2°3, . . .
The pixel signal of the line (Y=1) is from the OR gate 1-0R7, and the pixel signal of the second line (Y=2) is from the OR gate O.
Obtained from R6.
フリップフロップFF6とFF7ならびにFF8とFF
9はそれぞれ2段シフトのシフトレジスタを構成し、た
とえばオアゲートOR7が第8図の/i65の画素信号
を出力するとき、フリップフロップFF8の出力が/1
63画素の、またFF9の出力は41の画素の画信号を
出力する。Flip-flops FF6 and FF7 and FF8 and FF
9 constitute a two-stage shift register, and for example, when the OR gate OR7 outputs the pixel signal /i65 in FIG. 8, the output of the flip-flop FF8 becomes /1.
The output of FF9 outputs the image signal of 63 pixels and 41 pixels.
同様にフリップフロップFF5は、オアゲ゛−トOR,
6が/i66の画素信号を出力するとき滝4の画素信号
を、またFF7は//62の画素信号を出力する。Similarly, the flip-flop FF5 is an OR gate,
When FF 6 outputs a pixel signal of /i66, it outputs a pixel signal of waterfall 4, and FF7 outputs a pixel signal of /62.
オアゲ゛−トOR6の出力時点はオアゲ′−トOR7の
それよりXin同期パルスの周期だけずれている。The output time of the OR gate OR6 is shifted from that of the OR gate OR7 by the period of the Xin synchronization pulse.
このようにして、オアゲートOR6゜OR7の出力に対
して、Xin同期パルスの4パルス前の画素信号がフリ
ップフロップF F7 、 FF9からそれぞれオアゲ
ートOR10、OR11を通してバッファレジスタBR
6およびBH3に入力される。In this way, in response to the output of the OR gates OR6 and OR7, the pixel signal four pulses before the Xin synchronization pulse is sent from the flip-flops FF7 and FF9 to the buffer register BR through the OR gates OR10 and OR11, respectively.
6 and BH3.
バッファレジスタBR5、BH3はm+4段のシフト段
を有し、Xin同期パルスでシフトされる。Buffer registers BR5 and BH3 have m+4 shift stages and are shifted by the Xin synchronization pulse.
さて、今フリップフロップFF7の出力が/164の画
素信号であって、これがバッファレジスタBR6に与え
られているとき、フリップフロップFF9およびFF8
の出力はそれぞれ/16.3および/165の画素信号
であってアンドゲートAND17に与えられる。Now, when the output of flip-flop FF7 is a /164 pixel signal and this is given to buffer register BR6, flip-flops FF9 and FF8
The outputs are pixel signals of /16.3 and /165, respectively, and are applied to the AND gate AND17.
そこでそれらの画素信号がすべて黒であればアンドゲー
トAND17に思出力が現われてバッファレジスタBR
7に与えられる。Therefore, if all of those pixel signals are black, a memory output appears in the AND gate AND17, and the buffer register BR
7 is given.
このように/164の画素信号がレジスタBR6に与え
られるとき、A3 、4 、5の画素信号の論理積がb
の画素信号としてレジスタBR7に与えられる。In this way, when the pixel signal of /164 is given to the register BR6, the AND of the pixel signals of A3, 4, and 5 is b
is applied to the register BR7 as a pixel signal.
同様にして、レジスタBR7に/16.5の画素信号を
入力するとき(FF7の出力がA5)には、/164゜
5.6の画素信号の論理積がiの画素信号としてレジス
タBR6に与えられる。Similarly, when inputting a pixel signal of /16.5 to register BR7 (the output of FF7 is A5), the AND of the pixel signals of /164°5.6 is input to register BR6 as a pixel signal of i. It will be done.
以上のようにして、レジスタBR7に第1ラインのAl
、a)A3 。In the above manner, the first line of Al is stored in the register BR7.
, a) A3.
bl、%4 、・・・の画素信号を順次に入力している
間、レジスタBR5には第2ラインの/%2 、 h、
慮4゜11・・・の画素信号が入力され、それぞれYi
n同期パルスの1周期の間に1ライン分の入力を終える
。While the pixel signals of bl, %4, . . .
The pixel signals of 4゜11... are input, and each
Input for one line is completed during one period of n synchronization pulses.
その次の周期でバッファレジスタBR6は第1ラインの
記憶を読み出し、次の周期でレジスタBR6は第3ライ
ンの読み込みのみとなり、レジスタBR7は第4ライン
の読み込みと第2ラインの読み出しをおこなう。In the next cycle, the buffer register BR6 reads the first line, and in the next cycle, the register BR6 only reads the third line, and the register BR7 reads the fourth line and the second line.
この読み込み読み出しタイミングを第9図に示す。This reading timing is shown in FIG.
以上のようにして、第9図に示すように、Yin同期パ
ルスの3周期遅延後であってしかもXin同期パルスで
4周期遅れて第1a図に示す画素分布で第1ラインから
順次に画素信号が出力される。In the above manner, as shown in FIG. 9, the pixel signals are sequentially generated from the first line with the pixel distribution shown in FIG. is output.
なお、倍周器FMUL1からアンドゲートAND19,
20.21へのパルス経路に、Yin同期パルスの到来
の後4個のX団同期パルス分の遅延を与えるようにすれ
ば、バッファレジスタBR6,BR7のシフト段数はm
でよG)。Furthermore, from the frequency multiplier FMUL1, the AND gate AND19,
If a delay of four group X synchronization pulses is given to the pulse path to 20.21 after the arrival of the Yin synchronization pulse, the number of shift stages of buffer registers BR6 and BR7 will be m.
Deyo G).
以上詳細に説明したが、本発明によれば、ジグザグサン
プリングとランレングス符号化とを組合せた場合、ある
いは2ラインモー ドのランレングス符号化に対してl
O〜20係程度圧縮率が上昇する。As described above in detail, according to the present invention, when zigzag sampling and run-length encoding are combined, or when two-line mode run-length encoding is performed,
The compression ratio increases by a factor of 0 to 20.
第1a図は画像を分解した画素単位を示す平面図、第1
b図および第1c図は本発明におけるサンプリング画素
を示す平面図である。
第2a図〜第2c図は、サンプリング画素のモードペア
を示す平面図であり、第2C図が本発明において摘出す
るモードペアを示す。
第3図は、第2a図〜第2c図に示す各モードペアの王
縮率を示すグラフである。
第4図は、本発明を実施するファクシミリ装置の送受信
構成を示すブロック図である。
第5図は、第4図に示すサンプリング回路2の1例構成
を示すブロック図、第6図はその各部信号出力タイミン
グを示すタイムチャートである。
第7図は、第4図に示す内挿器7の1例構成を示すブロ
ック図、第9図はその各部信号出力タイミングを示すタ
イムチャートである。
第8図は、第7図に示す内挿器7により得られる画素信
号の分布を示す平面図である。
1・・・・・・走査器、2・・・・・・サンプリング回
路、3・・・・・・2ラインコンプレツサ、4・・・・
・・変調器、5・・・・・・復調器、6・・・・・・坤
張器、7・・・・・・内挿器、8・・・・・・記録i、
FF1〜FF9・・・・・・フリップフロップ、BR1
〜BR7・・・・・・バッファレジスタ、AND1〜A
ND21・・・・・・アンドゲート、OR1〜0R13
・・・・・・オアゲート、FMULI 、FMUL2・
・・・・・倍周器。Figure 1a is a plan view showing the pixel units in which the image is decomposed;
FIG. b and FIG. 1c are plan views showing sampling pixels in the present invention. FIGS. 2a to 2c are plan views showing mode pairs of sampling pixels, and FIG. 2C shows the mode pairs extracted in the present invention. FIG. 3 is a graph showing the shrinkage ratio of each mode pair shown in FIGS. 2a to 2c. FIG. 4 is a block diagram showing the transmitting and receiving configuration of a facsimile machine implementing the present invention. FIG. 5 is a block diagram showing an example of the configuration of the sampling circuit 2 shown in FIG. 4, and FIG. 6 is a time chart showing the signal output timing of each part thereof. FIG. 7 is a block diagram showing an example of the configuration of the interpolator 7 shown in FIG. 4, and FIG. 9 is a time chart showing the signal output timing of each part thereof. FIG. 8 is a plan view showing the distribution of pixel signals obtained by the interpolator 7 shown in FIG. 1...Scanner, 2...Sampling circuit, 3...2 line compressor, 4...
...Modulator, 5...Demodulator, 6...Content generator, 7...Interpolator, 8...Record i,
FF1~FF9...Flip-flop, BR1
~BR7...Buffer register, AND1~A
ND21...And gate, OR1~0R13
・・・・・・ORGATE, FMULI, FMUL2・
・・・・・・Doubler.
Claims (1)
して多数の画素よりなる行列に区分してそれらの画素の
画信号を規則的に順次に摘出し符号化圧縮をして送信し
、受信側においては符号化圧縮した信号を復号して画信
号を再現し記録装置により記録面上に画像を再現するフ
ァクシミリ伝送方式において、 送信側において行列画素をジグザグにサンプリングする
と共に、相互に最も近い距離にある2つのサンプリング
画素の画信号を1ペアとして各ペアのモード符号あるい
はモード遷移符号を符号化圧縮器で符号化圧縮して送信
し、 受信側においては符号化圧縮した信号を復号してモード
符号あるいはモード遷移符号を復元し、これを用いて2
つのサンプリング画素の画信号を復元し、サンプリング
画素間のスキップ画素にその周縁のサンプリング画素の
画信号によって定まる画情報を割りあてて送信画像を記
録面上に復元することを特徴とするファクシミリ伝送方
式。[Claims] 1. A transmission original image is divided into horizontal and vertical directions, divided into matrices each consisting of a large number of pixels, and the pixel signals of these pixels are regularly and sequentially extracted and encoded and compressed. In the facsimile transmission method, the receiving side decodes the encoded and compressed signal to reproduce the image signal, and the recording device reproduces the image on the recording surface.In the facsimile transmission method, the transmitting side samples the matrix pixels in a zigzag pattern. At the same time, the mode code or mode transition code of each pair is encoded and compressed using an encoding compressor, with the image signals of the two sampling pixels that are closest to each other as one pair, and the encoding and compression are performed on the receiving side. The obtained signal is decoded to restore the mode code or mode transition code, and this is used to
A facsimile transmission method characterized by restoring the image signals of two sampling pixels, and allocating image information determined by the image signals of peripheral sampling pixels to the skip pixels between the sampling pixels, and restoring the transmitted image on the recording surface. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52031910A JPS5821980B2 (en) | 1977-03-23 | 1977-03-23 | Facsimile transmission method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52031910A JPS5821980B2 (en) | 1977-03-23 | 1977-03-23 | Facsimile transmission method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53117319A JPS53117319A (en) | 1978-10-13 |
JPS5821980B2 true JPS5821980B2 (en) | 1983-05-06 |
Family
ID=12344132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52031910A Expired JPS5821980B2 (en) | 1977-03-23 | 1977-03-23 | Facsimile transmission method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5821980B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03265366A (en) * | 1990-03-15 | 1991-11-26 | Murata Mach Ltd | Picture input and output method |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4940615A (en) * | 1972-08-23 | 1974-04-16 | ||
JPS5139046A (en) * | 1974-09-28 | 1976-04-01 | Matsushita Electric Ind Co Ltd |
-
1977
- 1977-03-23 JP JP52031910A patent/JPS5821980B2/en not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4940615A (en) * | 1972-08-23 | 1974-04-16 | ||
JPS5139046A (en) * | 1974-09-28 | 1976-04-01 | Matsushita Electric Ind Co Ltd |
Also Published As
Publication number | Publication date |
---|---|
JPS53117319A (en) | 1978-10-13 |
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