JPS58214876A - Circuit for electronic clock - Google Patents
Circuit for electronic clockInfo
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- JPS58214876A JPS58214876A JP9797882A JP9797882A JPS58214876A JP S58214876 A JPS58214876 A JP S58214876A JP 9797882 A JP9797882 A JP 9797882A JP 9797882 A JP9797882 A JP 9797882A JP S58214876 A JPS58214876 A JP S58214876A
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
- G04G3/022—Circuits for deriving low frequency timing pulses from pulses of higher frequency the desired number of pulses per unit of time being obtained by adding to or substracting from a pulse train one or more pulses
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、可変分周による倫理媛急機能盆持つ電子時計
の回路に関するもので牟る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a circuit for an electronic timepiece having an ethical and rapid function tray using variable frequency division.
従来、分周回路の一部をセットまfCfd ’I上セツ
トることによシ分周を可変する論理緩急は、重子時計に
おいて広く利用されているが、電子時計の小型化・薄型
化に伴い、発振回路および分周回路の前段部を定宵圧源
またに定電流源で動作させる方式あるいは分周回路の前
段部にタ°イナミック分周回路を用いる方式等が用いら
れるようになってきたために、分周回路の動作遅延時間
が著しく増加しており、この遅延時間によって論理緩急
機能が正常に動作しなくなる、またはこれをさけるため
に可変分周の段数に制限がつく等の欠点が出てきている
。Conventionally, logical adjustment, which varies the frequency division by setting a part of the frequency dividing circuit, has been widely used in multiple clocks, but as electronic clocks become smaller and thinner, , methods have come to be used in which the front stage of the oscillation circuit and frequency divider circuit is operated with a constant voltage source or constant current source, or the system uses a dynamic frequency divider circuit in the front stage of the frequency divider circuit. In addition, the operation delay time of the frequency divider circuit has increased significantly, and this delay time has caused disadvantages such as the logic adjustment function not working properly or the number of stages of variable frequency division being limited to avoid this. It's coming.
不発明は、上記のような欠点を除去するためになさ′f
″Lだものであり、分局回路の動作遅延時間による可変
分周の段数制限を解消し、緩急幅の広い論理緩急機能を
有する電子時計用回路上提供するものである。The invention was not made to eliminate the above-mentioned drawbacks.
This eliminates the limitation on the number of stages of variable frequency division due to the operation delay time of the branch circuit, and provides an electronic watch circuit having a logical adjustment function with a wide adjustment range.
以下、図面に従って本考案の詳細な説明をする。Hereinafter, the present invention will be described in detail according to the drawings.
第1図は本考案の一笑@例であり、第21図・第3図は
、第1図の回路のタイミングチャートの一部である。FIG. 1 is a simple example of the present invention, and FIGS. 21 and 3 are part of a timing chart of the circuit shown in FIG. 1.
第1図において、1は発振回路であり、2はフリップ・
フロップ回路(以下F−F回路と略す)F1〜F4から
なる第一の可変分周段部であり、3にF・F回路F5か
らなる第二の可変分周段部である。6,7,8.9は第
一のスイッチ群を構成するスイッチであり、10H第二
のスイッチ群を構成するスイッチである。スイッチ6〜
10は機械接点または回路基板上の配線の切断の有無ま
タハワイヤー・ボンデングの有無等によって構成される
。4はハーフラッチ回路L1.I、2.L3゜L4で構
成され、第一のスイッチ群のON −OFF情報を記憶
する第一の記憶回路であり、5はノ・−フランチ回路L
5で構成され、第二のスイッチ群のON・OFF情報を
記憶する第二の記憶回路である。信号eがHになるとM
03 )ランジスタ11.12,15,14.15
にONとなり、プルダウン抵抗として作用する。信号
fかHの間Vこスイッチ6〜10のON・○FFσ)情
報にそ1それノ・−フランチ回路L1〜L5に入力さね
、記憶される。消去aは周期10秒の信号で、言号すと
の関係を第2図に示す。スイッチ6〜10がすべてON
の場合、NANDゲー)G7の出力はLとなり、A N
DゲートG5 、G6の出力である信号C1d(はL
のま甘となり、?−’F回路′F′1〜F7にセットま
た(喋リセットきれず、通常の分周を行なう。In Figure 1, 1 is an oscillation circuit, and 2 is a flip circuit.
A first variable frequency division stage section includes flop circuits (hereinafter abbreviated as FF circuits) F1 to F4, and a second variable frequency division stage section includes FF circuit F5. 6, 7, 8.9 are switches forming the first switch group, and 10H is a switch forming the second switch group. Switch 6~
10 is constituted by the presence or absence of cutting of mechanical contacts or wiring on the circuit board, the presence or absence of wire bonding, etc. 4 is a half latch circuit L1. I, 2. The first memory circuit is composed of L3 and L4 and stores ON-OFF information of the first switch group, and 5 is a no-franchise circuit L.
5, which is a second storage circuit that stores ON/OFF information of the second switch group. When signal e becomes H, M
03) Transistor 11.12, 15, 14.15
It turns ON and acts as a pull-down resistor. While the signal f is high, the ON switches 6 to 10 (FFσ) information is input to the franchise circuits L1 to L5 and stored. Erasure a is a signal with a period of 10 seconds, and its relationship with the words is shown in FIG. Switches 6 to 10 are all ON
In this case, the output of NAND game) G7 becomes L, and A N
Signal C1d (is L) which is the output of D gates G5 and G6
Is it sweet? -'F circuit'F'1 to F7 cannot be reset and normal frequency division is performed.
この場合のF@F回路回路−1〜F5力FIQ〜F5Q
と信号すのタイミングチャートを第3図に示す。スイッ
チ6〜10のいずれか1つでもOFFとなると11 A
)l Dゲー)G7の出力(ζ■となり、ANDゲー
トG5の出力の信号Cは第2図に示すようになり、スイ
ッチ6〜90ONφOFF情報に従ってF−F回路F1
〜F4のすべてまたは一部をセットする。この時、同時
にF・F回路F5〜F7をリセットするが、これは論理
緩急のためで(はなく、F−F回路F1〜F4のすべて
または一部をセントしたことによって生じる慣れのある
ヒゲパルスの影響を除去するためである。In this case, F@F circuit circuit-1 ~ F5 power FIQ ~ F5Q
Fig. 3 shows a timing chart of the signals. If any one of switches 6 to 10 is OFF, 11 A
)l D game) G7 output (ζ■), and the signal C of the AND gate G5 output becomes as shown in FIG.
~Set all or part of F4. At this time, the F-F circuits F5 to F7 are reset at the same time, but this is not due to logic regulation (but rather, the familiar whisker pulse generated by setting all or part of the F-F circuits F1 to F4). This is to eliminate the influence.
スイッチ10がOFFの場合、ANDゲートG6の出力
(1第2図に示すようになシ、前記F−F回路F1〜F
4のセットと異なるタイミングで、F−F回路F5をリ
セットする。この時、同時にF@F回路回路−6〜F7
セットするが、FIIF回路F回路F7のリセットは論
理緩急のためではな(、F−F回路F5をリセットする
ことによって生じるヒゲパルスの影響を除去するためで
ある。When the switch 10 is OFF, the output of the AND gate G6 (1) as shown in FIG.
The FF circuit F5 is reset at a timing different from that set in step 4. At this time, at the same time, F@F circuit circuit -6 to F7
However, the resetting of the FIIF circuit F circuit F7 is not for logic regulation (the purpose is to remove the influence of the whisker pulse caused by resetting the FF circuit F5).
信号rは、回路全体を11セツトするたぬの消暑で、信
号tはテスト用りロック消暑であり、通常時はr、を共
にLである4、
今、スイッチ6と8がOFFでありスイッチ7゜9.1
0がONであったとすると、信号CがHになった時にF
−F回路F2J−F4をセットしF@F回F’t”HF
5〜F6をリセットする。このセットは第3図に示す
0′のタイミングで行なわれ、第6図の10の状態にF
@F回路回路−1〜F4態を戻すことになる。すなわち
、:lP * F回q’L Flの半周期6個分の時間
(発振回路の周波vZが32768Hzの場合には30
.52.7jsecX 6 = 183.1055μ!
、ec)が10秒に一舵分周時間に加えられることにな
り、発振回路が32768Hzの場合、第4図に示すよ
うに歩度に−1,582=iec/ dayとなる。The signal r is a tanu heat dissipation signal that sets the entire circuit to 11, and the signal t is a lock heat dissipation signal for testing.In normal times, both r and R are L.4.Currently, switches 6 and 8 are OFF, and the switch 7°9.1
If 0 is ON, when signal C becomes H, F
- Set F circuit F2J-F4 F@F times F't”HF
Reset 5 to F6. This set is performed at timing 0' shown in Figure 3, and F
@F circuit The circuit-1 to F4 states will be returned. That is,: lP * F times q'L Time for 6 half cycles of Fl (30 if the frequency vZ of the oscillation circuit is 32768 Hz)
.. 52.7jsecX 6 = 183.1055μ!
, ec) will be added to the one-studder frequency division time every 10 seconds, and if the oscillation circuit is 32768 Hz, the rate will be -1,582=iec/day as shown in FIG.
なお、第4図中で、1はスイッチON、01−j:スイ
ッチOFFを表わす。In FIG. 4, 1 represents a switch ON, and 01-j represents a switch OFF.
次に、スイッチ6と8と10がOFFでありスイッチ7
と9がONであったとすると、@ 会Cが■になった時
に前記のごと(F−F回路F2とF4會セットし、分局
時間、:183.1055μ安長くする。そして信号d
がHKなった時にF−F回路F5をリセットする。これ
は第3図を用いて説明すれば、第5図のO′の状態をO
の状態に戻すことになり、F4F回路? −1の半周期
16個分の時間48氏2813μ気がざらに分周時間に
加えられて、第4図に示すように歩度は−5,801s
ee/ aay となる。Next, switches 6, 8, and 10 are OFF, and switch 7
Assuming that and 9 are ON, when @ meeting C becomes ■, set the F-F circuits F2 and F4 as described above, and lengthen the branch time by 183.1055μ.Then, the signal d
When becomes HK, the F-F circuit F5 is reset. This can be explained using FIG. 3, where the state O' in FIG.
I will return to the state of F4F circuit? -16 half cycles of time 48 degrees 2813μ are roughly added to the division time, and the rate is -5,801 seconds as shown in Figure 4.
It becomes ee/aay.
このように、F@F回路回路−1〜F4ットとF−F回
路F5のリセットを異なるタイミングで行なうので、論
理緩急を行なう時の回路の動作遅延時間はFa F回路
F1〜F4での遅延時間が主たるものとなり、F−F回
路F1〜l?’5i同じタイミングでセットする従来の
回路で考慮しなければならないF−F回路I+’1〜F
5での遅延時間より短かくなるので、可変変周する段数
の制限がなくなる。例えば実施例としては示さないが、
本実施例の信ac 、dと異なるタイミングでF II
F回路F6さらにζF7と1jセツト(’!fclr
1セット)することで、遅延時間を考慮することなく可
変分周の段数に増やし、緩′!ij!、幅をさらにムく
することが己未る。また信号c、dと異なるタイミング
でF−F回路F5を数回にわたってリセツトすることで
緩@、幅を広くすることも、本発明によれば可能となる
。In this way, since the F@F circuit circuits -1 to F4 and the F-F circuit F5 are reset at different timings, the operation delay time of the circuit when performing logical adjustment is the same as that of the F@F circuits F1 to F4. The delay time becomes the main factor, and the F-F circuit F1-l? '5iF-F circuit I+'1~F that must be considered in conventional circuits that are set at the same timing
Since the delay time is shorter than that in 5, there is no restriction on the number of stages for variable frequency variation. For example, although not shown as an example,
F II at a different timing from the signals ac and d in this embodiment.
F circuit F6 and ζF7 and 1j set ('!fclr
1 set), the number of stages of variable frequency division can be increased without considering the delay time, and the number of stages can be increased slowly! ij! , I would be reluctant to further reduce the width. Further, according to the present invention, it is possible to make the width wider by resetting the FF circuit F5 several times at different timings than the signals c and d.
以上のように本発明によれば、分周回路の動作遅延時間
による可変分周の段数制限を解消し、緩急幅の広い論理
緩急機能を肩する重子時計用回路を提#することが出来
る。As described above, according to the present invention, it is possible to eliminate the limitation on the number of stages of variable frequency division due to the operation delay time of the frequency divider circuit, and to provide a circuit for a multiple clock that takes on a logical adjustment function with a wide adjustment range.
第1図は、本発明の一実施例そ示ヤ回路園であり、第2
図および第5図は、それぞれ第1図ぐこ示す回路の主要
な消去のタイミングチャートである。・第4駒に、第1
図の回路におけるスイッチの状態と論理緩急による歩度
の関係を示す図である。
1・・・・・・発振回路
2・・・・・・第一の可変分局段部
3・・・・・・第二の可変分周段部
4・・・・・・第一の記憶回路
5・・・・・・第二の記憶回路
6.7,8,9・・・・・・第一のスイッチ群を構成す
るスイッチ
10・・・・・・第二のスイッチ群を構成するスイッチ
11.12,13,14.15 ・・・・・・MOSト
ランジスタ以 上
出願人 株式会社 第二精工舎
代理人 弁理士 東上 倚
第・[。
図FIG. 1 is a circuit diagram showing one embodiment of the present invention, and the second
5 and 5 are timing charts of main erasing of the circuit shown in FIG. 1, respectively.・The 4th piece, the 1st
FIG. 4 is a diagram showing the relationship between the switch states and the rate based on logical regulation in the circuit shown in the figure. 1... Oscillation circuit 2... First variable division stage section 3... Second variable frequency division stage section 4... First storage circuit 5...Second memory circuit 6.7, 8, 9...Switch 10 forming the first switch group...Switch forming the second switch group 11.12,13,14.15 ...MOS transistors and above Applicant Daini Seikosha Co., Ltd. Agent Patent attorney Higashijo Kazudai [. figure
Claims (1)
!たけリセットすることで縞理緩急を行なう雷、子時計
において、該分局回路の一部が少なくとも第一のスイッ
チ群の0N−OFF情報に従って論理緩急のたぬにセッ
トまたはリセットされる第一の可変分局段部と、第二の
スイッチ群のON・OFF情報に従って第一の可変分周
段部と異なるタイミングで論理暖色のために11セツト
またはセットさね、る第二の可変分周段部とからなるこ
とを特徴とする電子時計用回路。It has an oscillation circuit and a frequency dividing circuit, and a part of the frequency dividing circuit is set.''
! A first variable device in which a part of the branch circuit is set or reset to a logical mode of control according to 0N-OFF information of at least the first switch group, in a lightning slave clock that performs a logical mode of control by resetting the clock. a second variable frequency dividing stage section that sets or sets 11 for logical warm color at a different timing from the first variable frequency dividing stage section according to the ON/OFF information of the second switch group; An electronic clock circuit comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9797882A JPS58214876A (en) | 1982-06-08 | 1982-06-08 | Circuit for electronic clock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9797882A JPS58214876A (en) | 1982-06-08 | 1982-06-08 | Circuit for electronic clock |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58214876A true JPS58214876A (en) | 1983-12-14 |
Family
ID=14206744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9797882A Pending JPS58214876A (en) | 1982-06-08 | 1982-06-08 | Circuit for electronic clock |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58214876A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55129789A (en) * | 1979-03-29 | 1980-10-07 | Seiko Epson Corp | Electronic watch |
-
1982
- 1982-06-08 JP JP9797882A patent/JPS58214876A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55129789A (en) * | 1979-03-29 | 1980-10-07 | Seiko Epson Corp | Electronic watch |
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