JPS5821302B2 - デ−タシヨリソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は主記憶装置の論理アドレス空間を物理アドレス
空間に写像するアドレス変換手段を備えたデータ処理装
置に関するものである。

データ処理装置において、主記憶装置の論理アドレス空
間の大きさはワードのビット数によって定まる。

中小形のデータ処理装置においては、１ワードは１６ビ
ツトで構成されているものが多Ｇ′から、この場合論理
アドレス空間の大きさは６４ｋＷどまりである。

一方物理アドレス空間の大きさは特に工夫をしない限り
論理アドレス空間を越えることができない。

従来は、物理アドレス空間の大きさは主記憶装置の実装
密度や経済性、あるいはデータ処理装置が適用される処
理対象の規模等により、論理アドレス空間の大きさ以内
にとどめていたが、データ処理装置の適用範囲が拡大す
るにつれて、物理アドレス空間の拡張が要求されるよう
になった。

近年主記憶装置は実装密度が増し、小形化、低コスト化
、高信頼化が進んできているので、主記憶装置の実装容
量すなわち物理アドレス空間を拡張することは容易にな
った。

しかし、論理アドレス空間の拡張は、オペレーティング
・システムや言語処理等のシステム・ソフトウェア全体
に影響が及ぶため、たやすくはできない。

システム・ソフトウェアは多大の労力を注込んで作られ
たものであるから、既成のシステム・ソフトウェアはで
きるだけ、そのまま利用できるようにすることが望まし
い。

システム・ソフトウェアに及ぶ影響を最小限にとどめる
ためには、論理アドレス空間をそのままにして、物理ア
ドレス空間の拡張に応じられるようにするのがよい。

論理アドレス空間を変えずに物理アドレス空間を拡張す
る従来の一般的手法として、変換マツプ方式がある。

この方式では、論理アドレス空間と物理アドレス空間を
、いずれも一定容量（例えば１ ｋＷ）の領域（ページ
）に等分割し、論理アドレス空間の各ページと物理アド
レス空間の各ページとの対応関係を変換表の形で変換マ
ツプに記憶させ、論理アドレスが論理アドレス空間のあ
るページを参照すると、変換マツプによって対応する物
理アドレス空間のページが選ばれ（写像）、そこにアク
セスが行われるようになっている。

変換マツプの内容はオペレーティング・システムによっ
て管理されるので、論理アドレス空間の１つのページは
タスクの種類等に応じて、物理アドレス空間の別々なペ
ージに写像でき、このため物理アドレス空間を論理アド
レス空間よりも大きくとることができる。

このような従来の方式においては、ページ利用の融通性
をよくするためには空間分割を細くすればよいが、空間
分割を細くするとページ数が増えるので、変換マツプに
おける情報量が増し、オペレーティング・システムによ
る管理の手数が増える。

オペレーティング・システムの手数が省けるノようにす
るためには、空間分割を粗くしてページ数を減らせばよ
いが、ページの容量が大きな値に固定されるのでページ
利用の融通性が悪くなる。

本発明の目的は、論理アドレス空間をそれよりも大きな
物理アドレス空間に写像するとき、変換：情報が少なく
てオペレーティング・システムの手数が掛からず、しか
もアドレス空間利用の融通性がよいアドレス変換手段を
備えたデータ処理装置を提供することにある。

以下図面によって本発明を説明する。

第１図は、本発明実症例の概念的構成図である。

第１図において、１は演算制御装置、２はチャンネル制
御装置、３はマツピング・アドレス制御装置、４は主記
憶装置、４１〜４ｎはその構成単位、５は論理アドレス
・バス、６は物理アドレス・バス、７はインクフェイス
、８はチャネル装置である。

演算制御装置１とチャネル制御装置２は論理アドレス・
バス５によってマツピング・アドレス制御装置３に接続
されている。

演算制御装置１にはインクフェイス７を介して入出力装
置（回路）が接続される。

チャネル制御装置２にはチャネル装置８を介して補助記
憶装置等（回路）が接続される。

マツピング・アドレス制御装置３は物理アドレス・バス
６によって主記憶装置４に接続されている。

演算制御装置１とチャネル制御装置２は第２図のＡのよ
うな論理アドレス空間を意識しており、そこにアクセス
を行う。

これに対して主記憶装置４の物理アドレス空間は同図Ｂ
のように大きなものになっている。

この物理アドレス空間に論理アドレス空間が写像される
。

写像はマツピング・アドレス制御装置３によって行われ
る。

論理アドレス空間は任意に定めた境界アドレスによって
複数の領域に分割される。

各領域はそれぞれ必要に応じた大きさであってよく、必
ずしも互いに等しい大きさでなくてよい。

各領域はマツピング・アドレス制御装置３によって物理
アドレス空間の所定の領域に写像される。

論理アドレス空間の分割は例えば第３図のように行われ
る。

第３図において、０〜≠ＩＦＦ（Ｉ６進数）番地は作業
領域、≠２００−＋ＦＦＦ番地はＯＳ領域、≠１０００
−１００Ｏ−Ｌ番地は自由領域、ＬＭＰＲ〜ＵＭＰＲ−
１番地は半固定領域、ＵＭＰＲ番地から上は固定領域で
ある。

作業領域はアプリケーション・プログラムの実行過程で
途中データ等を記憶するのに使用される領域である。

Ｏ８領域はオペレーティング・システムが格納される領
域である。

自由領域はアプリケーション・プログラムが使用するデ
ータを記憶する領域、半固定領域はそれらデータのうち
記憶保護の必要のあるものを記憶する領域、固定領域は
アプリケーション・プログラムを格納し、記憶保護が行
われる領域である。

作業領域とＯ８領域の境界アドレス≠２００、およびＯ
８領域と自由領域の境界アドレス−１１０００はデータ
処理装置の機種によって定まる固定の値であり、自由領
域と半固定領域の境界アドレスＬＭＰＲおよび半固定領
域と固定領域の境界アドレスＵＭＰＲはデータ処理装置
の用途に応じて変わる値である。

中小形のデータ処理装置においては、論理アドレス空間
をこのように分割するのが実用上便利であり、か。

つ充分である。

このような論理アドレス空間が第２図では一般的に表現
され、論理境界アドレスＬＢ１．ＬＢ２゜ＬＢ３がそれ
ぞれ第３図の論理境界アドレス＋１０００．ＬＭＰＲ，
ＵＭＰＲに相当する。

こ、れら論理境界アドレスＬＢ１ＬＢ２．ＬＢ３と対を
なしてそれぞれ物理境界アドレスＰ Ｂ１ ｙ Ｐ Ｂ
２２ＰＢ３が規定される。

そして論理アドレス空間の各領域はこれら物理境界アド
レスＰＢ ｉ（ｉニド３）に基づいて物理アドレス空間
に写像される。

論理アドレス空間の各領域について、それを共有するプ
ログラムが複数あるときは、その領域の論理境界アドレ
スＬＢｉについて、対をなす物理境界アドレスＰＢｉが
複数通り規定され、実行するプログラムに応じてその中
の１つが選択されるように。

なっている。

これにより複数のプログラムによって共有される論理ア
ドレス空間の領域は、物理アドレス空間の互いに異なる
領域に写像される。

したがって物理アドレス空間は論理アドレス空間よりも
大きくてよい。

物理アドレス空間への写像はマツピング・アドレス制御
回路３によって行われる。

マツピング・アドレス制御装置３の構成は第４図のよう
になっている。

第４図において、３１は境界レジスタ群、３１ｊはその
うちの１つの境界レジスタ、３２はセレクタ、３３１〜
３３６は加算器、３４は領域判定器、３５１〜３５４は
ゲートである。

境界レジスタ群３１の個々のレジスタには論理境界アド
レスＬＢ・と物理境界アドレスＰＢｉとの対が記■ 憶されている。

同−論理境界アドレスについて物理境界アドレスが複数
通りあるときは、各対はそれぞれ別々な境界レジスタに
記憶される。

各境界レジスタの内容は演算制御装置１から与えられる
書込データと書込指令に応じて書替えることができる。

プログラムの実行時には境界レジスタ群３１の中から１
つがセレクタ３２によって選ばれる。

セレクタ３２にはチャネル制御装置２からのチャネル機
番信号き、演算制御装置１からの割込レベル信号とレジ
スタ書込アドレス信号が入力として与えられ、チャネル
制御装置２からのサイクル・スチール信号と演算制御装
置からの書込指令が制御信号として与えられる。

セレクタ３２は、サイクル・スチール信号がアクティブ
のときチャネル機番を選択し、書込指令がアクティブの
とき書込アドレス信号を選択し、サイクル・スチール信
号も書込指令もノットアクティブのときは割込レベル信
号を選択し、それらをレジスタ・セレクト信号として境
界レジスタ群３１に与える。

これによって境界レジスタ群３１の中からチャネル機番
、割込レベル、またはレジスタ書込アドレスのいずれか
に対応したものが１つ選ばれる。

書込指令がノットアクティブの場合、選ばれた１つの境
界レジスタ３１ｊの内容は加算器３３１〜３３３および
領域判定器３４に与えられる。

加算器３３ｉにおいては物理境界アドレスＰＢｉと論理
境界アドレスＬＢｉとの引算が行われる。

引算の結果はそれぜれ次段の加算器３３ｋ（ｋ：４〜６
）に与えられる。

加算器３３ｋにはまた主記憶装置４のアクセス時に演算
制御装置１またはチャネル制御装置２から論理アドレス
ＬＡが与えられる。

加算器３３にはそれらを加算してその結果をゲート３５
ｍ（ｍ ： ２〜４）を通じて出力する。

ゲ゛−ト３５ｍは領域判定器３４の出力によって開閉さ
れる。

領域判定器３４は境界レジスタ３１ｊから論理境界アド
レスＬＢ１〜ＬＢ３が与えられておりこれらに基づき、
論理アドレスＬＡが論理アドレス空間のどの領域に属す
るかを判定して該当するゲ゛−トを開く。

開いたゲ゛ ）３５ｍの出力ＰＡはＰＡ＝ＰＢ・−ＬＢ
・＋ＬＡ ＜１）■ ！ ただし、ＬＢ・（Ｌ Ａ＜ Ｌ Ｂ Ｈ−１−ｔ■ − となる。

（１）式は、論理アドレス空間において論理境界アドレ
スＬＢｉから始まる領域内の相対アドレスＬＡ−ＬＢｉ
の位置を、物理アドレス空間において物理境界アドレス
ＰＢｉから始まる領域内の同じ相対アドレスの位置に写
像するための物理アドレスＰＡを表わす。

なおＬＡ＜ＬＢ、のときは、ゲート３５１が開くのでＰ
Ａ＝ＬＡとなり、物理アドレスＰＡは論理アドレスＬＡ
に等しくなる。

このように構成された装置においては、論理境界アドレ
スＬＢｉと対をなす物理境界アドレスＰＢｉはチャネル
機番や割込レベルに応じて互いに異なる値が規定され、
それらはそれぞれ別々な、・境界レジスタに記憶されて
おり、プログラムの実行時にはセレクタ３２により該当
するものが選択されるので、論理アドレス空間の同一領
域を共用する、チャネル機番や割込レベルの異なるプロ
グラムは、物理アドレス空間においてはそれぞれ固シ有
の領域を使用する。

境界レジスタ群３１の内容は演算制御列置１によって書
替えることができるので、論理境界アドレスＬＢｉと物
理境界アドレスＰＢｉの対をプログラムごとに定めてお
き、プログラムの実行に先立って、定められた境界アト
；レス対を境界レジスタに書込むようにすれば、物理ア
ドレス空間においてプログラムごとに異なる領域を使用
することができる。

このようにして論理アドレス空間の同一の領域を共有す
るプログラムは、チャネル機番、割込レベル、または種
類が５異なれば、物理アドレス空間においてはそれぞれ
固有の領域を使用するので、待避、復元を要せず多重プ
ログラミングが行える。

論理境界アドレスＬＢｉおよび物理境界アドレスＰＢｉ
はデータ処理装置の用途に合わせて任意に定めることが
でき。

るので、論理アドレス空間の分割数を少なくしながらア
ドレス空間利用の融通性を増すことができる。

論理アドレス空間の分割数を少なくすることによって、
オペレーティング・システムによる管理の手数が省かれ
る。

境界レジスタはチャネル機番および割込レベルごとに設
けられ、切換えて使用されるので、チャネルからのアク
セスまたは入出力装置からの割込みがあっても、境界レ
ジスタの内容は待避、復元の必要がない。

なお、論理アドレス空間の分割数が少ないから、境界レ
ジスタをチャネル機番や割込レベルごとに設けても、オ
ペレーティング・システムにとって大して処理情報の増
加とはならない。

以上のことからデータ処理のスループットを大幅に向上
させることができる。

また論理アドレス空間を分割する論理境界アドレスは、
記憶保護の境界アドレスと一致させることができるので
、オペレーティング・システムが持っている記憶保護機
能はそのまま生かされる。

なお、第４図のマツピング・アドレス制御装置において
、境界レジスタ群３１にはＰＢｉの代りにＰＢ・−ＬＢ
ｉを記憶させれば、加算器３３１■ 〜３３３を省略して、ＰＢ・−ＬＢｉをじかに加算器３
３４〜３３６に与えるようにすることができる。

また、論理アドレスＬＡの属する領域を最初に判定し、
それに基づきその領域のＬＢｉとＰＢｉを境界レジスタ
から取出すようにすると加算器は３３１と３３４の２つ
で済ますことができる。

【図面の簡単な説明】

第１図は本発明実施例の概念的構成図、第２図は主記憶
装置の論理アドレス空間と物理アドレス空間との関係図
、第３図は主記憶装置の論理アドレス空間分割の一例、
第４図０４第１図の装置の一部の詳細図である。 １・・・・・・演算制御装置、２・・・・・・チャネル
制御装置、３・・・・・・マツピング・アドレス制御装
置、４・・・・・・主記憶装置、５・・・・・・論理ア
ドレス・バス、６・・・・・・物理アドレス・バス、７
・・・・・・インタフェイス、８・・・・・・チャネル
装置、３１・・・・・・境界レジスタ群、３２・・・・
・・セレクタ、３３１〜３３６・・・・・・加算器、３
４・・・・・・領域判定器、３５１〜３５４・・・・・
・ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 演算制御装置と、チャネル制御装置と、論理アドレ
   ス・バスによって演算制御装置およびチャネル制御装置
   に接続されたマツピング・アドレス制御装置と、論理ア
   ドレス空間よりも大きい物理アドレス空間をもち物理ア
   ドレス・バスによってマツピング・アドレス制御装置に
   接続された主記憶装置とを有し、演算御装置とチャネル
   制御装置から出力される主記憶装置アクセス用の論理ア
   ドレスをマツピング・アドレス制御装置によって物理ア
   ドレスに変換して主記憶装置に与えるようにしたデータ
   処理装置において、 マツピング・アドレス制御装置は、 主記憶装置の論理アドレス空間をそれぞれ任意の大きさ
   の複数の領域に分割するように設定された複数の論理境
   界アドレスＬＢｉ（ｉ＝１，２゜３、・・・）に関する
   情報と、これら複数の論理境界アドレスのおのおのに対
   応して主記憶装置の物理アドレス空間に複数連りに規定
   された複数の物理境界アドレスＰＢｉに関する情報とを
   、各とおりの組み合わせごとにそれぞれ保持し、この保
   持内容が演算制御装置によって書替え可能な複数の境界
   レジスタ、 チャネル機番信号と、割り込みレベル信号と、レジスタ
   書き込みアドレス信号とが入力信号として与えられ、サ
   イクル・スチール信号と、レジスタ書き込み指令とが制
   御信号として与えられ、こ・れらの信号に基づいて複数
   の境界レジスタのうちの１つを選択するセレクタであっ
   て、サイクル・スチール信号のみがアクティブのときは
   、チャネル機番信号に対応する境界レジスタを選択し、
   サイクル・スチール信号とレジスタ書き込み指令がどち
   らもアクティブでないときは、割り込みレベル信号に対
   応する境界レジスタを選択し、レジスタ書き込み指令の
   みがアクティブのときは、レジスタ書き込みアドレス信
   号に対応する境界レジスタを選択するセレクタ、 このセレクタによって選択された境界レジスタから出力
   される複数の論理境界アドレスＬＢｉに関する情報と論
   理アドレス・バス上の論理アドレスＬＡとが与えられ、
   論理アドレスＬＡが属する論理アドレス空間上の領域を
   判定する領域判定器、および セレクタによって選択された境界レジスタから出力され
   る複数の論理境界アドレスＬＢｉに関する情報と複数の
   物理境界アドレスＰＢｉに関する情報とのうち、領域判
   定器が判定した領域に屈する論理境界アドレスに関する
   情報と、それと対をなす物理境界アドレスに関する情報
   と、論理アドレスＬＡとにより、物理アドレスＰＡを ＰＡ＝ＰＢ １−ＬＢ ｉ＋ＬＡ によって定める手段 を具備したことを特徴とするデータ処理装置。