JPS58212242A - Clock regenerating circuit in digital signal transmission - Google Patents

Abstract

PURPOSE:To extract a regenerative clock with less shift from a PLL with a simple constitution, by adding an RF level detecting circuit and the like to the titled circuit so as to make an input signal to the PLL zero or small even if a part of transmitted time series digital signal is missing. CONSTITUTION:An RF digital signal from a regenerative digital input terminal 7 is demodulated at a demodulating circuit 8, applied to an edge detecting circuit comprising an exclusive OR circuit 12 and a delay circuit 13 via an LPF 10 for detecting edge parts respectively. A frequency being a natural number multiple of its edge detecting signal is extracted at a capacitor C1 and a film L1 for tank circuit and applied to the PLL17 via an amplifier 14 and the like. Further, a signal from a terminal 7 is applied to the RF level detecting circuit 9 to detect the signal level for discriminating the consecution time below a prescribed level not demodulated at the circuit 8 normally at a time discriminating circuit 15. Further, an output of the circuit 15 is applied to a variable impedance element 16 to decrease an input impedance of the PLL17, allowing to extract a prescribed clock signal frequency from the PLL17.

Description

【発明の詳細な説明】 不発明はディジタル信号伝送におけるクロックｈ主回路
に係り、伝送された時系列ディジタル信号にドロツブア
ラｉ・等による一部欠落かあったとしても、フェーズ・
ロックド・ループ（ＰＬＬ）の入力信号を零又は極めて
小とすることにより、簡単かつ安価な構成により上記Ｐ
　Ｔ、　Ｌからずれの少ない再生クロック信号を取り出
し得るクロック再生回路を提供することを目的とする。[Detailed Description of the Invention] The invention relates to a clock h main circuit in digital signal transmission.
By making the input signal of the locked loop (PLL) zero or extremely small, the above P can be achieved with a simple and inexpensive configuration.
It is an object of the present invention to provide a clock recovery circuit that can extract a recovered clock signal with little deviation from T and L.

従来より、ディジタルオーディオ信号に付加的な情報と
して静市両像又は部分的な動画像などに関するデイジタ
ルビデオイハ号を付加して情報記録円盤（以下「ディス
ク」という）上の同じトラックに時系列的に断続するピ
ット列として記録し、（２） このディスクを静電容量変化又は光の強度変化を利用し
て読取り再生することか知られている。この場合、伝送
されるディジタル信号は、例えば第１図に模式的に示す
如＜、５ＹＮＣで示す位置に配されるフレームの始まり
を示す８ビツトの固定パターンの同期信月の後に、各１
６ビツトの４つの子ヤンネルのディジタルデータ（前記
のディジタルオーディオ信号及び／又はディジタルビデ
オ信号のデータ）かＤ１〜Ｄ４で示す位置に時系列的に
順次に配置さね、唄にその後のＰｌ、Ｐ２で示す位置に
各１６ビツトの誤り訂正符号、ＣＲＣて示す位置に２３
ビツトの誤り検査符号（サイクリック・リタンタンシイ
・チェック・コード）か夫々配置される。そして最後の
３ビツトのうちのＡｄ　ｒで示す位置には例えば全１９
６ビツトの制御信号のうちの１ビツトのデータか配され
、Ｕで示す残り０）　２ビツトはユーザーズビットと呼
称される予備、：・飄 のための２ビツトか配される。゛ 上記の５ＹＮＣからＵまでの計１３０ビットで１フレー
ムを構成するディジタル信号は、その繰り返（３） し周波数か例えば標本化周波数と同じ４４．１　ｋＨｚ
で、伝送ビットレート５．７３３　Ｍ１１／ｓでフレー
ム単位毎に時系列的に合成されて伝送さイ］る。この時
系列的合成ディジタル信ＭＬｔ、Ｎｌｌ、Ｚ（ノン・リ
ターン・ツウ・セロ）信号であり、セルフクロック可能
なＭ　Ｐ　Ｍ　（モディファイド・ソリケンシイ・モジ
ュレーション）、３ＰＭ（３ポジシヨン、モジュレーシ
ョン）などのディジタル変調をり情こ行なってから周波
数変調を行なうか、又は手記のディジタル変調を行なわ
ずに周波数変調を行ない、しかる後に光ビーム等を用い
てディスクに断続するピット列として記録される。ここ
では、説明の便宜上、直ちに周波数変調を行なって記録
したディスクについて説明する。Conventionally, digital video signals related to still images or partial moving images have been added as additional information to digital audio signals, and recorded on the same track on an information recording disk (hereinafter referred to as "disk") in chronological order. It is known that (2) the disc is recorded as a series of intermittent pits, and the disc is read and reproduced using changes in capacitance or changes in the intensity of light. In this case, the digital signal to be transmitted is, for example, as schematically shown in FIG.
The digital data of the four 6-bit child channels (data of the digital audio signal and/or digital video signal) are placed in chronological order at the positions indicated by D1 to D4, and the subsequent P1, P2 of the song is Each 16-bit error correction code is placed in the position indicated by , and the 23-bit error correction code is placed in the position indicated by CRC.
A bit error check code (cyclic retency check code) is placed respectively. For example, in the position indicated by Adr of the last 3 bits, all 19
One data bit of the 6-bit control signal is allocated, and the remaining 0 bits are called user's bits, and 2 bits for blanks are allocated.゛The digital signal that constitutes one frame with a total of 130 bits from 5YNC to U mentioned above has a repetition frequency (3) of 44.1 kHz, which is the same as the sampling frequency.
The signals are synthesized and transmitted in time series in frame units at a transmission bit rate of 5.733 M11/s. This time-series composite digital signal MLt, Nll, Z (non-return-to-zero) signal is used for self-clockable digital signals such as MPM (modified sophistication modulation) and 3PM (three-position modulation). Frequency modulation is performed after modulation, or frequency modulation is performed without manual digital modulation, and then a light beam or the like is used to record the disc as an intermittent series of pits. Here, for convenience of explanation, a disk on which frequency modulation is immediately performed and recorded will be described.

このディスクの、Ｐ１生装置ｍにおいては、ディスクか
ら再生された信号の周波数復調を行なって得た第１図に
示す如き４１：、レーム構成のｌｉ１生ディジタル信号
からその信号に位相同曲した高周汲数（例えば５．７３
３　Ｍｌｌｚ程度）のクロック（Ｎ号をクロック再生回
路を用いて再生し、これにより得られたクロ（４） ツク信号に基づいて再生ディジタル信号中の同期信号の
検出やメモリ回路へのデータの書き込みなどを行なう。In the P1 reproduction device m of this disc, the frequency demodulation of the signal reproduced from the disc is performed to obtain a 41:, li1 raw digital signal having a frame configuration as shown in FIG. Round number (e.g. 5.73
3Mllz) clock (number N) is regenerated using a clock regeneration circuit, and based on the obtained clock signal, detects a synchronization signal in the reproduced digital signal and writes data to the memory circuit. etc.

第２図及び第３図は夫々従来の上記クロック再生回路の
各個のブロック系統図を示す。両図中、同一構成部分に
は同一：市号を付しである。第２図において、入力端子
１に入来した第１図に示す如きフレーム構成の再生ディ
ジタル信号は、エツジ検出回路２に供給され、ここで立
上り及び立下りの各エツジが検出され、そのエツジ検出
信号かタンク回路３に供給される。タンク回路３は伝送
ビットレートの自然数倍の周波数（従って伝送ビットレ
ートの１倍の場合は５．７３３　ＭＨｚ　）に同調する
よう構成されており、その出力信号（正弦Ｓ）はリミッ
タ４に供給され、ここで撤幅制限されて矩形波に変換さ
れた後、クロック信号として出力端子５へ出力される。FIGS. 2 and 3 show block diagrams of the conventional clock recovery circuit, respectively. In both figures, the same constituent parts are labeled with the same city name. In FIG. 2, a reproduced digital signal having a frame structure as shown in FIG. 1 that has entered an input terminal 1 is supplied to an edge detection circuit 2, where rising and falling edges are detected. A signal is supplied to the tank circuit 3. The tank circuit 3 is configured to tune to a frequency that is a natural number multiple of the transmission bit rate (therefore, 5.733 MHz in the case of 1 times the transmission bit rate), and its output signal (sine S) is supplied to the limiter 4. Here, the amplitude is limited and converted into a rectangular wave, and then outputted to the output terminal 5 as a clock signal.

しかし、ディスクから再生されたディジタル信号には、
ディスクの回転むら等の原因により時間軸変動（ジッタ
ー）が含まれており、第２図示の（５） 回路ではそわにＪ：るクロック信号の周波数変動か出力
端子５にそのまま現わわ、るのでビットずれを起しやす
い。そこで、従来、第３図に示す如く、リミッタ４の代
りにＴ’ＬＬ６を用いて上記のジッター成分を吸収して
クロック信号を出力端子５へ出力するようにしていた。However, the digital signal played back from the disc has
Time axis fluctuations (jitter) are included due to causes such as uneven rotation of the disk, and in circuit (5) shown in Figure 2, frequency fluctuations in the clock signal appear as they are at output terminal 5. Therefore, bit misalignment is likely to occur. Conventionally, as shown in FIG. 3, a T'LL 6 has been used in place of the limiter 4 to absorb the jitter component and output the clock signal to the output terminal 5.

ところで、ディスクからの再生信号には一般にディスク
上の欠陥（ディフェクト）や記録不良などの原因ににリ
トロツブアウト ロップアウト期間中は内生データは記録時とは異なった
ものとなるか、１１１４り検査符号により符号誤りが検
出されるので、このとき前記した２極の誤り訂正符号を
用いてモジュロ２の加算を４つのチャンネルのディジタ
ルデータと共に対応するビット毎に行なうことにより、
大部分の符号誤りは原データに訂正復元することかでき
る。しかして、これらの信号処理はあくまでもクロック
信号が安定にかつ正確に再生されていることか前提であ
る。By the way, during the dropout period, the internal data in the playback signal from the disk will generally be different from the one at the time of recording due to defects on the disk or poor recording, or the internal data will be different from the one at the time of recording. Since code errors are detected by the check code, at this time, by using the above-mentioned two-pole error correction code and performing modulo 2 addition for each corresponding bit together with the digital data of the four channels,
Most code errors can be corrected and restored to the original data. However, these signal processes are based on the premise that the clock signal is stably and accurately reproduced.

しかるに、上記のドロップアウトの時間長が長い場合は
、再生ディジタル信号から得られるクロ（６） ツク情報も不規則な雑音成分を含み、タンク回路３のＱ
も有限な値であるので、その同調中心周波数よりもかな
り大きく偏移した周波数を出力することかある。一方、
ＰＬＬ６は入力レベルか大なる場合は、かなり広範囲な
ロックレンジを有する。However, if the above-mentioned dropout time length is long, the clock information obtained from the reproduced digital signal also contains irregular noise components, and the Q of the tank circuit 3 is reduced.
Since also has a finite value, it may output a frequency that deviates considerably from the tuning center frequency. on the other hand,
PLL 6 has a fairly wide lock range when the input level is large.

例えば一般市販のＩＣ化されたＰＩ、Ｌとしてシダ不テ
イツクス社のＮＥ５６４を使用した場合、そのロックレ
ンジ特性は第４図に示す如く、電源電圧か±１２Ｖのと
きには曲ｉｔで示され、±６■のときには曲線■で示さ
れる。従って、いずれの電源１１１、圧で使用した場合
も、入力レベルか１００ｍＶ以上では入力レベル１０　
？？ｌＶ以Ｆに対し広範囲なロックレンジを有すること
かわかる。For example, when NE564 manufactured by Shida Futakus is used as a commercially available IC-based PI, L, its lock range characteristics are shown by the curve "it" when the power supply voltage is ±12V, as shown in Figure 4, and ±6 When it is ■, it is indicated by a curve ■. Therefore, no matter which power source 111 is used, if the input level is 100 mV or higher, the input level is 10 mV.
? ? It can be seen that it has a wide lock range from lV to F.

このため、上記したドロップアウトの時間長か長い場合
に生ずるタンク回路３よりのその同調中心周波数よりも
かなり大きく偏移した周波数にＰＩ、Ｌ６かロックし、
ＰＬＬ６の出力クロツク信号：ｌ”　、ｌ。For this reason, the PI and L6 are locked to a frequency that deviates considerably from the tuning center frequency from the tank circuit 3, which occurs when the dropout time described above is long.
Output clock signal of PLL6: l'', l.

の周波数も大幅に変動する。クロック信号の大幅な周波
数変動が発生すると、誤り訂正回路において前記した誤
り訂正符号と４つのチャンネルのデ（７） ィジタルデータとをモジュロ２の加算を行ｔ［つて符号
誤りを訂正復元する１１ｆ＋％に、本来加算演算すべき
データとは異なるデータと加算演算を行なうため、正し
い訂正復元かできなくなる。The frequency also fluctuates significantly. When a large frequency fluctuation occurs in the clock signal, the error correction circuit adds the above-mentioned error correction code and the digital data of the four channels modulo t[11f+% to correct and restore the code error. Furthermore, since the addition operation is performed on data different from the data to which the addition operation should originally be performed, correct correction and restoration cannot be performed.

そこで、本出願人は先に特願昭５６−７９８９０号にて
、ＰＬＬ　６内の電圧制御発条器として例えば制御電圧
に対する出力信号周波数変化範囲の極めて狭い地圧制御
型水晶発ＩＨ器（ｖｃｘｏ）を用い、更にＰＬＬ６内の
位相比較器の出力信号か実質的に一定値となるように切
換えるスイッチ回路手段を設けることにより、クロック
周波数の変動をビットすれを起さない範囲に抑え、もっ
て上記の長時間クロック情報か得られない場合にＰＬＬ
　６かタンク回路３の偽クロック情報に追随して誤訂正
を行なうという現象を防止するクロック再生回路を提案
じた。しかるに、この提案になるクロック再生回路は、
■ＣＸＯ等の部品が高価であり、才だ回路規模か大きく
、更にクロック信号の周波数変動を実際に異常音か発生
して聴取者に感知される実用上許容できる同波数変動許
容範囲よりもはる（８） かに厳しく小に抑えすぎていたため、民生用のクロック
再生回路として不向きであるという問題点かあった。Therefore, the present applicant previously proposed in Japanese Patent Application No. 56-79890 a voltage controlled oscillator in the PLL 6 using, for example, a ground pressure controlled crystal IH generator (VCXO) with an extremely narrow range of output signal frequency change relative to the control voltage. By using a switch circuit that switches the output signal of the phase comparator in the PLL 6 to a substantially constant value, fluctuations in the clock frequency are suppressed within a range that does not cause bit slippage, thereby achieving the above. PLL when clock information cannot be obtained for a long time
We have proposed a clock recovery circuit that prevents the phenomenon of erroneous correction following false clock information from the tank circuit 3. However, this proposed clock recovery circuit is
■Components such as CXO are expensive, the circuit scale is large, and the frequency fluctuation of the clock signal actually generates abnormal noise that is perceived by the listener, which is higher than the practically acceptable range of the same wave number fluctuation. (8) The problem was that the clock regeneration circuit was not suitable for consumer use because the clock was kept too small.

本発明は前記の欠点を除去すると共に上記の問題点をも
解決したものであり、以下第５図と共にその一実施例に
ついて説明する。The present invention eliminates the above-mentioned drawbacks and also solves the above-mentioned problems, and an embodiment thereof will be described below with reference to FIG. 5.

第５図は本発明になるクロック再生回路の一実施例の回
路系統図を示す。同図中、ディスクからピックアップ再
生素子（いずれも図示せず）によりピックアップ再生さ
れた高周波の周波数変調されたディジタル信号（ＲＦデ
ィジタル信号）は、等止器（図示せず）で周波数特性か
補正されてから入力端子７より復調回路８に供給され、
ここでり調されて第１図に示す如きフレーム構成の再生
信号にされる一方、ＲＦレベル検出回路９に供給され、
ここでそのＦＬＥ’レベル（包絡線レベル）か゛検出さ
れる。復調回路８はリミッタ、乗算器等から構成され、
これより取り出された再生信号は低竣フィルタ１０によ
り２乗余弦波とされた後コンパレータ１１に供給され、
ここでもとの２値のデ（９） イジタル信号に変換される。FIG. 5 shows a circuit system diagram of an embodiment of the clock recovery circuit according to the present invention. In the figure, a high-frequency frequency-modulated digital signal (RF digital signal) picked up and reproduced from the disk by a pickup and reproduction element (both not shown) is corrected for its frequency characteristics by an equalizer (not shown). After that, it is supplied to the demodulation circuit 8 from the input terminal 7,
Here, the reproduction signal is adjusted to have a frame structure as shown in FIG. 1, and is supplied to the RF level detection circuit 9.
Here, the FLE' level (envelope level) is detected. The demodulation circuit 8 is composed of a limiter, a multiplier, etc.
The reproduced signal extracted from this is converted into a squared cosine wave by the low finished filter 10 and then supplied to the comparator 11.
Here, it is converted to the original binary D(9) digital signal.

コンパレータ１１の出力ディジタル信号は、排他的論理
和回路１２の一方の入力端子に印加される一方、遅延回
路１３により例えばその最小反転間隔よりも充分小なる
時間遅延された後、上記回路１２の他方の入力端子に印
加される。すなわち、この排他的論理和回路１２及び遅
延回路１３は公知のエツジ検出回路を構成しており、排
他的論理和回路１２より、コンパレータ１１の出力ディ
ジタル信号の立上り及び立下りの各エツジに夫々位相同
期した小なるパルス幅（遅延沖１路１３の遅延時間に等
しい）をもつエツジ検出信号か取り出される。The output digital signal of the comparator 11 is applied to one input terminal of the exclusive OR circuit 12, and after being delayed by a delay circuit 13 for a time sufficiently smaller than its minimum inversion interval, the output digital signal is applied to the other input terminal of the exclusive OR circuit 12. is applied to the input terminal of That is, the exclusive OR circuit 12 and the delay circuit 13 constitute a known edge detection circuit, and the exclusive OR circuit 12 detects a phase at each rising and falling edge of the output digital signal of the comparator 11. An edge detection signal with a synchronized small pulse width (equal to the delay time of the delay line 13) is retrieved.

このエツジ検出信号は、コンデンサＣ１及びコイルＬ、
より構成され、クロック周波数ｆ。に同調するタンク回
路によりエツジ検出信号周波数の自然数倍のクロック信
号成分のみか取り出され、直流阻止用コンデンサＣ２、
増幅器１４、抵抗Ｒ１及びコンデンサＣ１を夫々的列に
介して一般市販のＰＬＬ１７に供給される。なお、抵抗
Ｒ１及びコ（１０） ンデン廿Ｃ４の接続点はコンデンサＣ３及び可変インピ
ーダンス素子（又はスイッチ回路）１６を介して接地さ
れている。This edge detection signal is transmitted by the capacitor C1 and the coil L.
The clock frequency f. Only the clock signal components that are a natural number multiple of the edge detection signal frequency are extracted by the tank circuit tuned to the DC blocking capacitor C2,
The signal is supplied to a commercially available PLL 17 via an amplifier 14, a resistor R1, and a capacitor C1, respectively. Note that the connection point between the resistor R1 and the resistor C4 is grounded via the capacitor C3 and the variable impedance element (or switch circuit) 16.

他方、ＲＦレベル検出回路９から敗り出された信号は時
間弁別回路１５に供給される。この時間弁別回路１５は
、入力端子７よりの入力Ｉｔ　Ｆディジタル信号レベル
か、正常に復調回路８で復調することかできない所定レ
ベル以下に低下した期間か一定時間継続したか否かを弁
別する回路である。On the other hand, the signal output from the RF level detection circuit 9 is supplied to the time discrimination circuit 15. This time discrimination circuit 15 is a circuit that discriminates whether the level of the input ItF digital signal from the input terminal 7 has decreased to a predetermined level or below that cannot be normally demodulated by the demodulation circuit 8, or whether it has continued for a certain period of time. It is.

時間弁別回路１５で弁別される上記一定時間は、ドロッ
プアウトにより前記したクロック信号の周波数変動によ
る誤訂正か実用上問題となるドロップアウトの時間長よ
りもやや短かい時間（例えば２０フレームのディジタル
信号伝送期間程度）に選定されている。The above-mentioned fixed time discriminated by the time discrimination circuit 15 is a time slightly shorter than the time length of dropout (for example, 20 frames of digital signal transmission period).

時間弁別回路１５は通常は可変インピーダンス素子１６
にそのインピーダンスか最大値をもつよ：１′： うな信号を出力しており、他方、Ｉ（ｌｉ”レベルか前
記所定レベル以下の状態で上記一定時間継続した時には
、その時点で可変インピーダンス素子１６のインピーダ
ンスを略零オームにさぜる信号を出力する。従って、ド
ロップアウトか生じていない通常の場合、又はドロップ
アウトか生じてもその時間長か上記一定時間未満である
ときはＰＬＬ１７には増幅器１４よりのクロック信号成
分か供給され、出力端子１８にはその周波数に追随した
周波数のクロック信号か取り出される。なお、ドロップ
アウトの時間長か短かい場合は、タンク回路から徐々に
減衰する信号か１１ｙり出されるか、その信号周波数は
タンク回路の同調中心周波数からそれほど偏移していな
いので、実用上周波数変動か問題のないクロック信号が
ＰＴ、Ｌｉ２より取り出される。The time discrimination circuit 15 is usually a variable impedance element 16
When the impedance has a maximum value of 1' and continues for a certain period of time at the I(li'' level or below the predetermined level, the variable impedance element 16 Therefore, in the normal case where dropout does not occur, or when dropout occurs but the time length is less than the above fixed time, the PLL 17 outputs a signal that increases the impedance to approximately zero ohm. A clock signal component from the tank circuit 14 is supplied, and a clock signal with a frequency that follows that frequency is taken out at the output terminal 18.If the dropout time is long or short, a gradually attenuating signal is output from the tank circuit. Since the signal frequency does not deviate much from the tuning center frequency of the tank circuit, a clock signal with no problem of frequency fluctuation in practical use is taken out from PT and Li2.

他方、ドロップアウトか上記一定時間以上継続した時に
は、増幅器１４の出力信号はコンデンサＣ３及びａ１変
インピーダンス素子１６を介して交流的に接地されるた
ｌ’、ｒ）、Ｐ　Ｌ　Ｉｔ　１７の入力信号レベルか零
又は極小になる。ここで、ＰＬＬ１７の入力信号レベル
が零又は極小になると、周知のようにＰＩ、Ｌｉ２内の
電圧制御発振器がコンデンサＣ５等の回路定数で定まる
一定の自走発振周波数で発振する。本実施例ではこの自
走発振周波数は予めクロック信号周波数の自然数倍又は
自然数分の一倍に選定されているため、必要に応じて分
周器又は周波数逓倍器を経て上記の場合は出力端子１８
に所定のクロック信号周波数のクロック信号が取り出さ
れる。これにより、ドロップアウトの時間長か長い場合
も、クロック信号の大幅な周波数変動は抑えられ、■Ｃ
ＸＯ等の高価な部品を使用することなく、訂正回路の動
作を安定にでき、誤訂正を最小限に抑えることかできる
。On the other hand, when dropout continues for more than the above-mentioned certain period of time, the output signal of the amplifier 14 is AC grounded via the capacitor C3 and the a1 variable impedance element 16, and the input signal of P L It 17 is The level becomes zero or minimal. Here, when the input signal level of the PLL 17 becomes zero or minimum, as is well known, the voltage controlled oscillator in the PI and Li2 oscillates at a constant free-running oscillation frequency determined by the circuit constants of the capacitor C5 and the like. In this embodiment, this free-running oscillation frequency is selected in advance to be a natural number multiple or a natural number fraction of the clock signal frequency. 18
A clock signal of a predetermined clock signal frequency is extracted. As a result, even if the dropout time is long, significant frequency fluctuations of the clock signal are suppressed, and ■C
The operation of the correction circuit can be stabilized without using expensive parts such as an XO, and erroneous corrections can be minimized.

なお、上町の実施例ではディジタル信号はディスクに記
録されており、これを再生する装置に適用した場合につ
いて説明したか、磁気テープ等の他の記録媒体に記録さ
れている場合にも同様に適用できる。In addition, in Uemachi's example, the digital signal is recorded on a disk, and the case where it is applied to a device that reproduces this is explained, but it is also applicable to the case where it is recorded on other recording media such as magnetic tape. can.

上述の如く、本発明になるディジタル信号伝送における
クロック再生回路は、記録媒体より再生したＩＬＩｉ’
ディジタル信号を復調回路を通した後復調ディジタル信
号の各エツジ部分を検出して得た（１３） エツジ検出信号が供給され、その自然数倍の周波数の信
号を増り出すタンク回路と、タンク回路の出力信号か供
給されそれに位相同期した再生クロック信号を出力する
フェーズ・ロックド・ループと、記録媒体より再生した
Ｒ　Ｆディジタル信号のレベルを検出するレベル検出回
路と、レベル検出回路の出力信号か供給され１１１ｉ’
ディジタル信号のレベルか掬調回路でＩＥ常に復調でき
ない低レベルである期間か一定時間継続した時にフェー
ズ・ロックド・ループの入力信号レベルを零又は極小に
する手段とよりなり、フェーズ・ロックド・ループの入
力信号レベルを零又は極小にした時はフエ゛−ズ・ロッ
クド・ループ内の電圧制御発振器を再生すべきクロック
ｎｉｔ号の周波数の自然数倍又は自然数分の一倍の周波
数で自走発掘させてフェーズ・ロックド・ループより一
定のり西ツタ信号周波数を取り出すよう構成したため、
継続時間の長いドロップアウトか発生した場合は、フェ
ーズ・ロックド・ループＪ＝り周波数変動の無い一定周
波数のクロック信号を出力することができ、従って従（
１４） 来長時間クロック情報が得られない場合にタンク回路か
らの偽クロック情報にフェーズ・ロックド・ループが追
随するために生じていた誤訂正を最小限にすることかで
き、更にｖｃｘｏ等の高価な部品を使用しなくとも一般
市販の汎用ＰＬＬ−ＩＣを上記のフェーズ・ロックド・
ループに使用できるので、安価な回路構成とすることか
でき、よって特に民生用に好適である等の特長を有する
ものである。As mentioned above, the clock regeneration circuit for digital signal transmission according to the present invention is capable of reproducing ILIi' from a recording medium.
After passing the digital signal through a demodulation circuit, each edge portion of the demodulated digital signal is detected. A phase-locked loop that outputs a reproduced clock signal phase-synchronized with the output signal of the RF digital signal, a level detection circuit that detects the level of the RF digital signal reproduced from the recording medium, and a phase-locked loop that supplies the output signal of the level detection circuit. 111i'
It is a means to reduce the input signal level of the phase-locked loop to zero or to a minimum when the level of the digital signal is at a low level that cannot be demodulated by the IE modulation circuit, or continues for a certain period of time. When the input signal level is zero or minimum, the voltage controlled oscillator in the phase-locked loop is made to run freely at a frequency that is a natural number multiple or a natural number multiple of the frequency of the clock nit to be reproduced. Since it is configured to extract a constant signal frequency from the phase-locked loop,
In the event of a long-duration dropout, the phase-locked loop can output a constant frequency clock signal with no frequency variation, and therefore
14) When clock information cannot be obtained for a long time, it is possible to minimize the error correction caused by the phase-locked loop following false clock information from the tank circuit. The above phase-locked PLL-IC can be used without using any special parts.
Since it can be used in a loop, it can have an inexpensive circuit configuration, and therefore has the advantage of being particularly suitable for consumer use.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はディジタル信号の１フレームの構成の一例を模
式的に示す図、第２図及び第３図は夫々従来回路の各側
を示すブロック系統図、第４図はＰ　Ｌ　’ｆ、の入力
レベル対ロックレンジ特性の一例を示す図、給５図は本
発明回路の一実施例を示す回路系統図である。 ６　・　１　７　　ｓｅｅ　　７　　Ｚ　　　　Ｘ　　
°　”／　　’？　　と　°　″　−ブ（Ｐｉ、Ｔ、）
・７・・・角生ディジタル信号入力端子、９・Φ・ＲＦ
レベル検出回路、１１・・・コンパレータ、１３・・・
遅延回路、１５・・・時間弁別回路、１６・・・可変イ
ンピーダンス素子、１８・Φ・クロック信号出力端子、
Ｃ１Φ中拳タンク回路用コンデンサ、Ｌ１Φ・・タンク
回路用コイル。 ／　Ｒ３’／分省FIG. 1 is a diagram schematically showing an example of the configuration of one frame of a digital signal, FIGS. 2 and 3 are block diagrams showing each side of a conventional circuit, and FIG. Figure 5, which is a diagram showing an example of input level vs. lock range characteristics, is a circuit system diagram showing an embodiment of the circuit of the present invention. 6 ・ 1 7 see 7 Z X
° ” / '? and ° '' -bu (Pi, T,)
・7... Square raw digital signal input terminal, 9・Φ・RF
Level detection circuit, 11... Comparator, 13...
Delay circuit, 15... Time discrimination circuit, 16... Variable impedance element, 18.Φ.Clock signal output terminal,
C1Φ medium fist tank circuit capacitor, L1Φ...tank circuit coil. /R3'/Minute

Claims (1)

【特許請求の範囲】 記録媒体より再生したＲＦディジタル信号を復調回路を
通した後復調ディジタル佃号の各エツジ部分を夫々検出
して得たエツジ検出信号か供給され、その自然数倍の周
波数の信号を取り出すタンク回路と、該タンク回路の出
力信号か供給されそれに位相同期した再生クロック信号
を出力するフェーズ・ロックド・ループと、上Ｒｅ　Ｒ
Ｆディジタル信号のレベルを検出するレベル検出回路と
、該レベル検出回路の出力信号か供給され該ＲＦディジ
タル信号のレベルか復調回路で正常に復調できない低レ
ベルである期間か一定期間継続した時に該フェーズ・ロ
ックド・ループの入力信号レベルを零又は極小にする手
段とよりなり、該フェーズ・ロックド・ループの入力信
号レベルを苓又は極小にした時は該フェーズ・ロックド
・ループ内の（１） 電圧制御発１最器を再生すべきクロック信号周波数の自
然数倍又は自然数分の一倍の周波数で自走発振すせて該
フェーズ・ロックド・ループより一定のクロック信号周
波数を取り出すよう構成したことを特徴とするディジタ
ル信号伝送におけるクロック再生回路。[Claims] After passing the RF digital signal reproduced from the recording medium through a demodulation circuit, an edge detection signal obtained by detecting each edge portion of the demodulated digital code is supplied, and the edge detection signal is supplied with a frequency that is a natural number multiple of the edge detection signal. A tank circuit that takes out a signal, a phase-locked loop that is supplied with the output signal of the tank circuit and outputs a regenerated clock signal that is phase-synchronized therewith;
A level detection circuit detects the level of the RF digital signal, and when the output signal of the level detection circuit is supplied and the level of the RF digital signal is at a low level that cannot be properly demodulated by the demodulation circuit or continues for a certain period of time, the phase is detected.・It is a means for reducing the input signal level of the locked loop to zero or to a minimum, and when the input signal level of the phase-locked loop is reduced to zero or to a minimum, (1) voltage control within the phase-locked loop is performed. A constant clock signal frequency is extracted from the phase-locked loop by free-running oscillation at a frequency that is a natural number multiple or a fraction of a natural number of the clock signal frequency to be reproduced. Clock recovery circuit for digital signal transmission.