JPS58210674A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPS58210674A JPS58210674A JP57093428A JP9342882A JPS58210674A JP S58210674 A JPS58210674 A JP S58210674A JP 57093428 A JP57093428 A JP 57093428A JP 9342882 A JP9342882 A JP 9342882A JP S58210674 A JPS58210674 A JP S58210674A
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims description 15
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 4
- 238000009825 accumulation Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電荷注入及び検出回路を備えた電荷結合素子に
関し、特に雑音を減少せしめる回路構成に関する。
関し、特に雑音を減少せしめる回路構成に関する。
電荷結合素子(CCD)の信号電荷を検出する手法とし
ては種々考案されているが、動作の確実性、容易性等に
おいてリセ、)回路付浮遊拡散層による検出が優れてお
り、各方面において広く用いられている。第1図(a)
はこの場合の回路構成を。
ては種々考案されているが、動作の確実性、容易性等に
おいてリセ、)回路付浮遊拡散層による検出が優れてお
り、各方面において広く用いられている。第1図(a)
はこの場合の回路構成を。
示したものであり、第1図(b)は信号電荷に対するポ
テンシャル関係を示したものである。々お、以下の議論
では信号電荷は電子とし、P型基板表面上の少数キャリ
ヤとして電荷転送が行々われるものとするが、信号電荷
は電子でP型基板表面近傍が低濃度のn型である、いわ
ゆる埋込みチャネル構造であっても、また信号電荷は正
孔でn型基板表面上を電荷転送される場合であっても同
様に議論することが可能である。
テンシャル関係を示したものである。々お、以下の議論
では信号電荷は電子とし、P型基板表面上の少数キャリ
ヤとして電荷転送が行々われるものとするが、信号電荷
は電子でP型基板表面近傍が低濃度のn型である、いわ
ゆる埋込みチャネル構造であっても、また信号電荷は正
孔でn型基板表面上を電荷転送される場合であっても同
様に議論することが可能である。
第1図(a)において浮遊拡散層(FD)の電位は、信
号電荷(Qs)が転送されて来る前にリセットゲート(
j!’R)がオン状態になって、リセットドレイン(R
D)電位にリセットされてからリセットゲート(OR)
はオフ状態となる。次に信号電荷(Qs)が浮遊拡散層
(FD)に達するとFDの電位は△V=Qs / Cp
Dだけ変位し、プリアンプ(ゲインg)によりg△Vの
電位が信号電位として取り出される。ここでCFDはプ
リアンプ入力等を含めた浮遊拡散層(FD)と同−結線
上の容量である。
号電荷(Qs)が転送されて来る前にリセットゲート(
j!’R)がオン状態になって、リセットドレイン(R
D)電位にリセットされてからリセットゲート(OR)
はオフ状態となる。次に信号電荷(Qs)が浮遊拡散層
(FD)に達するとFDの電位は△V=Qs / Cp
Dだけ変位し、プリアンプ(ゲインg)によりg△Vの
電位が信号電位として取り出される。ここでCFDはプ
リアンプ入力等を含めた浮遊拡散層(FD)と同−結線
上の容量である。
上記動作においてリセットゲート(OR)下にはQがオ
ン状態において電荷が存在し、ORがオフになると一部
はリセットドレイン(RD)へ戻るが、一部は浮遊拡散
層(FD)へ流入する。
ン状態において電荷が存在し、ORがオフになると一部
はリセットドレイン(RD)へ戻るが、一部は浮遊拡散
層(FD)へ流入する。
このように浮遊拡散層(FD)へ流入する電荷には常に
不確定性が伴ない、これが電荷検出部ノイズの一因とな
る。
不確定性が伴ない、これが電荷検出部ノイズの一因とな
る。
本発明は上記従来素子のノイズを低減する手法を提供す
るものである。
るものである。
第2図に本発明の実施例を示す。第2図(a)において
リセットゲートメR下のチャネル幅を浮遊拡散層(FD
)側で十分に狭く(例えば10.gm以下)、またリセ
ットドレイン(RD)側で十分広く(例えばFD側の2
倍以上)すれば、第2図(b)に示すようにリセットゲ
ート(OR)下のチャネルポテンシャルは狭チャネル効
果によってリセットドレイ、ン(RD)側がより低くな
るような勾配が付く。従って、リセットゲート(〆R)
がオン状態のときOR下に存在する電荷は、ORがオフ
になると電位勾配に従ってすみやかにリセットドレ・イ
ン(RD)側へ戻り、浮遊拡散層(FD)側へ再流入す
る電荷はきわめて少なくなる。従って再流入電荷の不確
定性に伴なうノイズは大幅に減少する。
リセットゲートメR下のチャネル幅を浮遊拡散層(FD
)側で十分に狭く(例えば10.gm以下)、またリセ
ットドレイン(RD)側で十分広く(例えばFD側の2
倍以上)すれば、第2図(b)に示すようにリセットゲ
ート(OR)下のチャネルポテンシャルは狭チャネル効
果によってリセットドレイ、ン(RD)側がより低くな
るような勾配が付く。従って、リセットゲート(〆R)
がオン状態のときOR下に存在する電荷は、ORがオフ
になると電位勾配に従ってすみやかにリセットドレ・イ
ン(RD)側へ戻り、浮遊拡散層(FD)側へ再流入す
る電荷はきわめて少なくなる。従って再流入電荷の不確
定性に伴なうノイズは大幅に減少する。
以上の例ではリセットゲー) (1tR)下のポテンシ
ャルに勾配を付けるためにチャネル幅を変化させる手法
を用いたが、その他ゲート絶縁膜厚をチャネル長方向に
変化させる手法、ないしイオン注入技術によりOR下の
不純物濃度をチャネル長方向に変化させる手法等も可能
である。
ャルに勾配を付けるためにチャネル幅を変化させる手法
を用いたが、その他ゲート絶縁膜厚をチャネル長方向に
変化させる手法、ないしイオン注入技術によりOR下の
不純物濃度をチャネル長方向に変化させる手法等も可能
である。
上記ポテンシャル勾配によるノイズを低減させる手法は
CODに信号電荷を注入する場合にも適用可能である。
CODに信号電荷を注入する場合にも適用可能である。
CCDに電気的に信号電荷を注入する手法としてはダイ
オードカットオフ法、ポテンシャル平衡法等が知られて
いる。上記2手法はいずれの場合も第3図(a)に示す
ように入力ダイオード(ID)、第1ゲート(Gt)、
第2ゲート(G2 )から構成され、第2ゲー)(G2
)下に信号電荷が蓄積される。ダイオードカットオフ法
では第3図fb)に示すように第2ゲー)(G2)にi
4:;D C電位が印加され、入力ダイオード(ID)
に入力信号が印加される(G2に入力信号、IDEDC
電位でも可能である)。最初の転送ゲート(y8 )が
オフの間に、第1ゲート(G1)はオンとなって第2ゲ
ー)(G2)下に入力ダイオード(ID)電位まで電荷
が注入されてからオフとなる。ここでI!lゲート(G
1)下にはG1かオンのとき電荷が存在し、G1がオフ
になると一部は入力ダイオード(ID)へ戻るが、一部
は第2ゲート(G2 )へ流入する。
オードカットオフ法、ポテンシャル平衡法等が知られて
いる。上記2手法はいずれの場合も第3図(a)に示す
ように入力ダイオード(ID)、第1ゲート(Gt)、
第2ゲート(G2 )から構成され、第2ゲー)(G2
)下に信号電荷が蓄積される。ダイオードカットオフ法
では第3図fb)に示すように第2ゲー)(G2)にi
4:;D C電位が印加され、入力ダイオード(ID)
に入力信号が印加される(G2に入力信号、IDEDC
電位でも可能である)。最初の転送ゲート(y8 )が
オフの間に、第1ゲート(G1)はオンとなって第2ゲ
ー)(G2)下に入力ダイオード(ID)電位まで電荷
が注入されてからオフとなる。ここでI!lゲート(G
1)下にはG1かオンのとき電荷が存在し、G1がオフ
になると一部は入力ダイオード(ID)へ戻るが、一部
は第2ゲート(G2 )へ流入する。
このように上述の電荷検出部と同様に電荷注入部におい
ても、第2ゲー)(G2)へ流入する電荷には常に不確
定性が伴ない電荷注入部ノイズの一因とガる。
ても、第2ゲー)(G2)へ流入する電荷には常に不確
定性が伴ない電荷注入部ノイズの一因とガる。
ポテンシャル平衡法では第3図(C)に示すように、第
1ゲー)(G、)にはDC電位が印加され@2ゲート(
G2 )に入力信号が印加される(Gtに入力信号、G
2にDC電位でも可能である)。入力ダイオード0D)
は転送ケート(at)がオフの間にオンとガって第1ゲ
ートGl j第2ゲート62下に電荷を充満させてか
らオフとなる。その後転送ゲート(yl )がオンにな
るまでの間第1ゲート(G1)、第2ゲート(G2)下
の過剰電荷は入力ダイオード(ID)側へ戻り、第2ゲ
ート(G2)下には第1ゲート(G1)電位捷で信号電
荷が蓄積される。ここで第1ゲート(、、G、)、第2
ゲート(G2)下の過剰電荷の入力ダイオード(I D
)(I!Iへの流出には有限の時間を要し、高速駆動に
なるに従い過剰電荷の残留は多くなる。
1ゲー)(G、)にはDC電位が印加され@2ゲート(
G2 )に入力信号が印加される(Gtに入力信号、G
2にDC電位でも可能である)。入力ダイオード0D)
は転送ケート(at)がオフの間にオンとガって第1ゲ
ートGl j第2ゲート62下に電荷を充満させてか
らオフとなる。その後転送ゲート(yl )がオンにな
るまでの間第1ゲート(G1)、第2ゲート(G2)下
の過剰電荷は入力ダイオード(ID)側へ戻り、第2ゲ
ート(G2)下には第1ゲート(G1)電位捷で信号電
荷が蓄積される。ここで第1ゲート(、、G、)、第2
ゲート(G2)下の過剰電荷の入力ダイオード(I D
)(I!Iへの流出には有限の時間を要し、高速駆動に
なるに従い過剰電荷の残留は多くなる。
第4図は本発明の電荷注入部における実施例である。第
4図fa)にお−で、第4ゲート(G1 )下のチャネ
ルのうち第2ゲート(G2 )側の一部を除いて低濃度
のn型にイオン注入を行なえば、第4図(b)及び(c
lに示すように、第1ゲート(G1 )下のチャネルポ
テンシャルは入力ダイオード(ID)側が低く々るよう
な段差が生じる。従ってダイオードカットオフ動作にお
いては第4図(b)に示すように、第」ゲート(GI)
がオン状態のとき(G、)下に存在する電荷は、第1ゲ
ート(G1)がオフになると電位段差のため大部分は入
力ダイオード入する電荷はきわめて少なくなる。従って
再流入電荷の不確定性に伴々うノイズは大幅に減少する
。
4図fa)にお−で、第4ゲート(G1 )下のチャネ
ルのうち第2ゲート(G2 )側の一部を除いて低濃度
のn型にイオン注入を行なえば、第4図(b)及び(c
lに示すように、第1ゲート(G1 )下のチャネルポ
テンシャルは入力ダイオード(ID)側が低く々るよう
な段差が生じる。従ってダイオードカットオフ動作にお
いては第4図(b)に示すように、第」ゲート(GI)
がオン状態のとき(G、)下に存在する電荷は、第1ゲ
ート(G1)がオフになると電位段差のため大部分は入
力ダイオード入する電荷はきわめて少なくなる。従って
再流入電荷の不確定性に伴々うノイズは大幅に減少する
。
1だポテンシャル平衡動作におりでは、第」図(C)に
示すように、入力ダイオード(ID)がオンからオフに
なって後第」ゲート(G1) 、第2ゲート(G2)下
に存在する過剰電荷の入力ダイオード(I D)側への
流出は第1ゲート(G1)下のチャネルコンダクタンス
の実質的増大のためよりすみやかに行なわれる。即ち駆
動が高速化しても電荷の過剰は小さい値にとどまる。
示すように、入力ダイオード(ID)がオンからオフに
なって後第」ゲート(G1) 、第2ゲート(G2)下
に存在する過剰電荷の入力ダイオード(I D)側への
流出は第1ゲート(G1)下のチャネルコンダクタンス
の実質的増大のためよりすみやかに行なわれる。即ち駆
動が高速化しても電荷の過剰は小さい値にとどまる。
以上説明して来たように本発明によればCCDの電荷検
出部及び電荷注入部において発生するノイズを大幅に低
下することが可能となる。
出部及び電荷注入部において発生するノイズを大幅に低
下することが可能となる。
第1図は従来の電荷検出部の構成を示す図で、(a)は
パターン構成、 (b)はポテンシャル関係を示す。第
2図は本発明による電荷検出部の構成を示す図でfa)
はパターン構成、(b)はポテンシャル関係を示す。第
3図は従来の電荷注入部の構成を示す図で、(a)はパ
ターン構成、(b)はダイオードカットオフ入力法にお
けるポテンシャル関係、(C)はポテンシャル平衡入力
法におけるポテンシャル関係を示す、第4図は本発明に
よる電荷注入部の構成を示す図で、(a)はパターン構
成、(b)はダイオードカットオフ入力法におけるポテ
ンシャル関係、(C)はポテンシャル平衡入力法におけ
るポテンシャル関係を示す。 Qs :信号電化、 FD:浮遊拡散層、 〆R:リセ
ットゲート、 RD:リセットドレイン、ID二人力
ダイオード、 G、、G2 :ゲート、01:転送ゲー
ト。 代理人 弁理士 福 士 愛 彦(他2名)第1図
第2図 第3図 第4図
パターン構成、 (b)はポテンシャル関係を示す。第
2図は本発明による電荷検出部の構成を示す図でfa)
はパターン構成、(b)はポテンシャル関係を示す。第
3図は従来の電荷注入部の構成を示す図で、(a)はパ
ターン構成、(b)はダイオードカットオフ入力法にお
けるポテンシャル関係、(C)はポテンシャル平衡入力
法におけるポテンシャル関係を示す、第4図は本発明に
よる電荷注入部の構成を示す図で、(a)はパターン構
成、(b)はダイオードカットオフ入力法におけるポテ
ンシャル関係、(C)はポテンシャル平衡入力法におけ
るポテンシャル関係を示す。 Qs :信号電化、 FD:浮遊拡散層、 〆R:リセ
ットゲート、 RD:リセットドレイン、ID二人力
ダイオード、 G、、G2 :ゲート、01:転送ゲー
ト。 代理人 弁理士 福 士 愛 彦(他2名)第1図
第2図 第3図 第4図
Claims (3)
- (1) 基板に発生成いは転送されてきた電荷を所定
の移動方向に転送する電荷転送素子において、電荷の移
動を方向付ける部分に移動方向に対応するポテンシャル
勾配を形成してなる電荷転送素子。 - (2)前記電荷の移動を方向付ける部分は、浮遊拡散層
及び該拡散層とリセットゲートを介してリセットドレイ
ンが隣接して存在し、リセットゲートの開閉により転送
の1周期毎に浮遊拡散層電位をリセットドレイン電位に
リセットする信号電荷検出回路部であって、リセットゲ
ート下のチャネルポテンシャルに勾配を付けることによ
りリセットゲート下の電荷の移動に方向付けを行ない、
電荷検出ノイズを減少せしめることを特徴とする請求の
範囲第1項記載の電荷結合素子。 - (3)前記電荷の移動を方向付ける部分は、信号電荷を
注入するために入力拡散層及び該拡散層と第1ゲートを
介して蓄積ゲートが存在し、入力拡散層ないし第1ゲー
トのサンプルクロック動作により蓄積ゲート下に信号電
荷を注入する信号注入回路部であって、第」ゲート下の
チャネルポテンシャルに勾配を付けることにより第」ゲ
ート下の電荷の移動に方向付けを行ない、電荷注入ノイ
ズを減少せしめることを特徴とする請求の範囲第1項記
載の電荷結合素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57093428A JPS58210674A (ja) | 1982-05-31 | 1982-05-31 | 電荷結合素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57093428A JPS58210674A (ja) | 1982-05-31 | 1982-05-31 | 電荷結合素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58210674A true JPS58210674A (ja) | 1983-12-07 |
Family
ID=14082030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57093428A Pending JPS58210674A (ja) | 1982-05-31 | 1982-05-31 | 電荷結合素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58210674A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61198676A (ja) * | 1985-02-27 | 1986-09-03 | Nec Corp | 半導体集積回路装置 |
JPS61289665A (ja) * | 1985-06-18 | 1986-12-19 | Matsushita Electronics Corp | 半導体装置 |
JPH02275645A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 電荷結合素子 |
FR2699726A1 (fr) * | 1992-12-22 | 1994-06-24 | Thomson Csf Semiconducteurs | Registre à décalage à transfert de charges avec dispositif de lecture amélioré. |
KR20020057290A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 전하 진행방향으로 면적이 증가하는 리셋 트랜지스터의게이트 전극을 구비하는 이미지 센서 |
KR100364792B1 (ko) * | 1999-11-03 | 2002-12-16 | 주식회사 하이닉스반도체 | 고체촬상소자 |
JP2016115855A (ja) * | 2014-12-16 | 2016-06-23 | キヤノン株式会社 | 固体撮像装置 |
JP2018101809A (ja) * | 2018-03-12 | 2018-06-28 | 株式会社ニコン | 撮像素子、撮像素子の製造方法、及び電子機器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5484982A (en) * | 1977-12-20 | 1979-07-06 | Toshiba Corp | Input part of charge transfer element |
JPS5698865A (en) * | 1980-01-09 | 1981-08-08 | Nec Corp | Charge coupled device |
-
1982
- 1982-05-31 JP JP57093428A patent/JPS58210674A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5484982A (en) * | 1977-12-20 | 1979-07-06 | Toshiba Corp | Input part of charge transfer element |
JPS5698865A (en) * | 1980-01-09 | 1981-08-08 | Nec Corp | Charge coupled device |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61198676A (ja) * | 1985-02-27 | 1986-09-03 | Nec Corp | 半導体集積回路装置 |
JPH055179B2 (ja) * | 1985-02-27 | 1993-01-21 | Nippon Electric Co | |
JPS61289665A (ja) * | 1985-06-18 | 1986-12-19 | Matsushita Electronics Corp | 半導体装置 |
JPH02275645A (ja) * | 1989-04-17 | 1990-11-09 | Nec Corp | 電荷結合素子 |
FR2699726A1 (fr) * | 1992-12-22 | 1994-06-24 | Thomson Csf Semiconducteurs | Registre à décalage à transfert de charges avec dispositif de lecture amélioré. |
EP0604281A1 (fr) * | 1992-12-22 | 1994-06-29 | Thomson-Csf Semiconducteurs Specifiques | Registre à décalage à transfert de charges avec dispositif de lecture amélioré |
US5422503A (en) * | 1992-12-22 | 1995-06-06 | Thomson-Csf Semiconducteurs Specifiques | CCD shift register with improved reading device |
KR100364792B1 (ko) * | 1999-11-03 | 2002-12-16 | 주식회사 하이닉스반도체 | 고체촬상소자 |
KR20020057290A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 전하 진행방향으로 면적이 증가하는 리셋 트랜지스터의게이트 전극을 구비하는 이미지 센서 |
JP2016115855A (ja) * | 2014-12-16 | 2016-06-23 | キヤノン株式会社 | 固体撮像装置 |
JP2018101809A (ja) * | 2018-03-12 | 2018-06-28 | 株式会社ニコン | 撮像素子、撮像素子の製造方法、及び電子機器 |
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