JPS58210674A - 電荷結合素子 - Google Patents

電荷結合素子

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JPS58210674A
JPS58210674A JP57093428A JP9342882A JPS58210674A JP S58210674 A JPS58210674 A JP S58210674A JP 57093428 A JP57093428 A JP 57093428A JP 9342882 A JP9342882 A JP 9342882A JP S58210674 A JPS58210674 A JP S58210674A
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JP
Japan
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gate
charge
charges
reset
potential
Prior art date
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Pending
Application number
JP57093428A
Other languages
English (en)
Inventor
Yasushi Watanabe
恭志 渡辺
Shigehiro Miyatake
茂博 宮武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
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Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Publication of JPS58210674A publication Critical patent/JPS58210674A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/762—Charge transfer devices
    • H01L29/765—Charge-coupled devices
    • H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
    • H01L29/76816—Output structures

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  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電荷注入及び検出回路を備えた電荷結合素子に
関し、特に雑音を減少せしめる回路構成に関する。
電荷結合素子（ＣＣＤ）の信号電荷を検出する手法とし
ては種々考案されているが、動作の確実性、容易性等に
おいてリセ、）回路付浮遊拡散層による検出が優れてお
り、各方面において広く用いられている。第１図（ａ）
はこの場合の回路構成を。
示したものであり、第１図（ｂ）は信号電荷に対するポ
テンシャル関係を示したものである。々お、以下の議論
では信号電荷は電子とし、Ｐ型基板表面上の少数キャリ
ヤとして電荷転送が行々われるものとするが、信号電荷
は電子でＰ型基板表面近傍が低濃度のｎ型である、いわ
ゆる埋込みチャネル構造であっても、また信号電荷は正
孔でｎ型基板表面上を電荷転送される場合であっても同
様に議論することが可能である。
第１図（ａ）において浮遊拡散層（ＦＤ）の電位は、信
号電荷（Ｑｓ）が転送されて来る前にリセットゲート（
ｊ！’Ｒ）がオン状態になって、リセットドレイン（Ｒ
Ｄ）電位にリセットされてからリセットゲート（ＯＲ）
はオフ状態となる。次に信号電荷（Ｑｓ）が浮遊拡散層
（ＦＤ）に達するとＦＤの電位は△Ｖ＝Ｑｓ　／　Ｃｐ
Ｄだけ変位し、プリアンプ（ゲインｇ）によりｇ△Ｖの
電位が信号電位として取り出される。ここでＣＦＤはプ
リアンプ入力等を含めた浮遊拡散層（ＦＤ）と同−結線
上の容量である。
上記動作においてリセットゲート（ＯＲ）下にはＱがオ
ン状態において電荷が存在し、ＯＲがオフになると一部
はリセットドレイン（ＲＤ）へ戻るが、一部は浮遊拡散
層（ＦＤ）へ流入する。
このように浮遊拡散層（ＦＤ）へ流入する電荷には常に
不確定性が伴ない、これが電荷検出部ノイズの一因とな
る。
本発明は上記従来素子のノイズを低減する手法を提供す
るものである。
第２図に本発明の実施例を示す。第２図（ａ）において
リセットゲートメＲ下のチャネル幅を浮遊拡散層（ＦＤ
）側で十分に狭く（例えば１０．ｇｍ以下）、またリセ
ットドレイン（ＲＤ）側で十分広く（例えばＦＤ側の２
倍以上）すれば、第２図（ｂ）に示すようにリセットゲ
ート（ＯＲ）下のチャネルポテンシャルは狭チャネル効
果によってリセットドレイ、ン（ＲＤ）側がより低くな
るような勾配が付く。従って、リセットゲート（〆Ｒ）
がオン状態のときＯＲ下に存在する電荷は、ＯＲがオフ
になると電位勾配に従ってすみやかにリセットドレ・イ
ン（ＲＤ）側へ戻り、浮遊拡散層（ＦＤ）側へ再流入す
る電荷はきわめて少なくなる。従って再流入電荷の不確
定性に伴なうノイズは大幅に減少する。
以上の例ではリセットゲー）　（１ｔＲ）下のポテンシ
ャルに勾配を付けるためにチャネル幅を変化させる手法
を用いたが、その他ゲート絶縁膜厚をチャネル長方向に
変化させる手法、ないしイオン注入技術によりＯＲ下の
不純物濃度をチャネル長方向に変化させる手法等も可能
である。
上記ポテンシャル勾配によるノイズを低減させる手法は
ＣＯＤに信号電荷を注入する場合にも適用可能である。
ＣＣＤに電気的に信号電荷を注入する手法としてはダイ
オードカットオフ法、ポテンシャル平衡法等が知られて
いる。上記２手法はいずれの場合も第３図（ａ）に示す
ように入力ダイオード（ＩＤ）、第１ゲート（Ｇｔ）、
第２ゲート（Ｇ２　）から構成され、第２ゲー）（Ｇ２
）下に信号電荷が蓄積される。ダイオードカットオフ法
では第３図ｆｂ）に示すように第２ゲー）（Ｇ２）にｉ
４：；Ｄ　Ｃ電位が印加され、入力ダイオード（ＩＤ）
に入力信号が印加される（Ｇ２に入力信号、ＩＤＥＤＣ
電位でも可能である）。最初の転送ゲート（ｙ８　）が
オフの間に、第１ゲート（Ｇ１）はオンとなって第２ゲ
ー）（Ｇ２）下に入力ダイオード（ＩＤ）電位まで電荷
が注入されてからオフとなる。ここでＩ！ｌゲート（Ｇ
１）下にはＧ１かオンのとき電荷が存在し、Ｇ１がオフ
になると一部は入力ダイオード（ＩＤ）へ戻るが、一部
は第２ゲート（Ｇ２　）へ流入する。
このように上述の電荷検出部と同様に電荷注入部におい
ても、第２ゲー）（Ｇ２）へ流入する電荷には常に不確
定性が伴ない電荷注入部ノイズの一因とガる。
ポテンシャル平衡法では第３図（Ｃ）に示すように、第
１ゲー）（Ｇ、）にはＤＣ電位が印加され＠２ゲート（
Ｇ２　）に入力信号が印加される（Ｇｔに入力信号、Ｇ
２にＤＣ電位でも可能である）。入力ダイオード０Ｄ）
は転送ケート（ａｔ）がオフの間にオンとガって第１ゲ
ートＧｌ　　ｊ第２ゲート６２下に電荷を充満させてか
らオフとなる。その後転送ゲート（ｙｌ　）がオンにな
るまでの間第１ゲート（Ｇ１）、第２ゲート（Ｇ２）下
の過剰電荷は入力ダイオード（ＩＤ）側へ戻り、第２ゲ
ート（Ｇ２）下には第１ゲート（Ｇ１）電位捷で信号電
荷が蓄積される。ここで第１ゲート（、、Ｇ、）、第２
ゲート（Ｇ２）下の過剰電荷の入力ダイオード（Ｉ　Ｄ
）（Ｉ！Ｉへの流出には有限の時間を要し、高速駆動に
なるに従い過剰電荷の残留は多くなる。
第４図は本発明の電荷注入部における実施例である。第
４図ｆａ）にお−で、第４ゲート（Ｇ１　）下のチャネ
ルのうち第２ゲート（Ｇ２　）側の一部を除いて低濃度
のｎ型にイオン注入を行なえば、第４図（ｂ）及び（ｃ
ｌに示すように、第１ゲート（Ｇ１　）下のチャネルポ
テンシャルは入力ダイオード（ＩＤ）側が低く々るよう
な段差が生じる。従ってダイオードカットオフ動作にお
いては第４図（ｂ）に示すように、第」ゲート（ＧＩ）
がオン状態のとき（Ｇ、）下に存在する電荷は、第１ゲ
ート（Ｇ１）がオフになると電位段差のため大部分は入
力ダイオード入する電荷はきわめて少なくなる。従って
再流入電荷の不確定性に伴々うノイズは大幅に減少する
。
１だポテンシャル平衡動作におりでは、第」図（Ｃ）に
示すように、入力ダイオード（ＩＤ）がオンからオフに
なって後第」ゲート（Ｇ１）　、第２ゲート（Ｇ２）下
に存在する過剰電荷の入力ダイオード（Ｉ　Ｄ）側への
流出は第１ゲート（Ｇ１）下のチャネルコンダクタンス
の実質的増大のためよりすみやかに行なわれる。即ち駆
動が高速化しても電荷の過剰は小さい値にとどまる。
以上説明して来たように本発明によればＣＣＤの電荷検
出部及び電荷注入部において発生するノイズを大幅に低
下することが可能となる。
【図面の簡単な説明】
第１図は従来の電荷検出部の構成を示す図で、（ａ）は
パターン構成、　（ｂ）はポテンシャル関係を示す。第
２図は本発明による電荷検出部の構成を示す図でｆａ）
はパターン構成、（ｂ）はポテンシャル関係を示す。第
３図は従来の電荷注入部の構成を示す図で、（ａ）はパ
ターン構成、（ｂ）はダイオードカットオフ入力法にお
けるポテンシャル関係、（Ｃ）はポテンシャル平衡入力
法におけるポテンシャル関係を示す、第４図は本発明に
よる電荷注入部の構成を示す図で、（ａ）はパターン構
成、（ｂ）はダイオードカットオフ入力法におけるポテ
ンシャル関係、（Ｃ）はポテンシャル平衡入力法におけ
るポテンシャル関係を示す。 Ｑｓ　：信号電化、　ＦＤ：浮遊拡散層、　〆Ｒ：リセ
ットゲート、　　ＲＤ：リセットドレイン、ＩＤ二人力
ダイオード、　Ｇ、、Ｇ２　：ゲート、０１：転送ゲー
ト。 代理人　弁理士　福　士　愛　彦（他２名）第１図　　
　　　　　第２図 第３図 第４図

Claims (3)

    【特許請求の範囲】
  1. （１）　　基板に発生成いは転送されてきた電荷を所定
    の移動方向に転送する電荷転送素子において、電荷の移
    動を方向付ける部分に移動方向に対応するポテンシャル
    勾配を形成してなる電荷転送素子。
  2. （２）前記電荷の移動を方向付ける部分は、浮遊拡散層
    及び該拡散層とリセットゲートを介してリセットドレイ
    ンが隣接して存在し、リセットゲートの開閉により転送
    の１周期毎に浮遊拡散層電位をリセットドレイン電位に
    リセットする信号電荷検出回路部であって、リセットゲ
    ート下のチャネルポテンシャルに勾配を付けることによ
    りリセットゲート下の電荷の移動に方向付けを行ない、
    電荷検出ノイズを減少せしめることを特徴とする請求の
    範囲第１項記載の電荷結合素子。
  3. （３）前記電荷の移動を方向付ける部分は、信号電荷を
    注入するために入力拡散層及び該拡散層と第１ゲートを
    介して蓄積ゲートが存在し、入力拡散層ないし第１ゲー
    トのサンプルクロック動作により蓄積ゲート下に信号電
    荷を注入する信号注入回路部であって、第」ゲート下の
    チャネルポテンシャルに勾配を付けることにより第」ゲ
    ート下の電荷の移動に方向付けを行ない、電荷注入ノイ
    ズを減少せしめることを特徴とする請求の範囲第１項記
    載の電荷結合素子。
JP57093428A 1982-05-31 1982-05-31 電荷結合素子 Pending JPS58210674A (ja)

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