JPS58208992A - Semiconductor circuit - Google Patents

Abstract

PURPOSE:To obtain a semiconductor circuit independently of the amplitude fluctuation of an input signal, by clamping an external input signal with a depletion MOS transistor (TR) whose gate is grounded. CONSTITUTION:A signal IN1 is clamped in response to the threshold value of a depletion MOS TRQ1 whose gate is grounded, and the drain and the source are connected to the external input signal In1 and an internal semiconductor circuit B1 respectively. Thus, the amplitude of a substantial input In2 of the circuit B1 is not a prescribed value or over and the semiconductor circuit such as TTL without amplitude dependancy of the input signal and with a large margin is obtained.

Description

【発明の詳細な説明】 本発明は半導体集積回路に関する。[Detailed description of the invention] The present invention relates to semiconductor integrated circuits.

一般的に、ＩＣあるいはＬＳＩは、特にメモリデバイス
、マイクロコンピュータに主に使われるものはＴＴＬレ
ベルにより駆動される。従って。Generally, ICs or LSIs, especially those mainly used in memory devices and microcomputers, are driven at TTL levels. Therefore.

これらのＩＣの入力電圧は他のＴＴＬＩＣあるいはＳＳ
Ｉ等の出力により直接駆動できるようにその規格が定め
られている５例えば入力電圧の高レベル規格は最小値が
２．４Ｖ、最大値が５．５ＶＪるいは６．５Ｖ、一方低
レベル規格は最小値は−ＩＶ。The input voltage of these ICs is different from that of other TTLIC or SS.
For example, the high-level input voltage standard has a minimum value of 2.4V and a maximum value of 5.5VJ or 6.5V, while the low-level standard has a The minimum value is -IV.

最大値がＯ，ＳＶとなっている。メモリＩＣ＝ｉ例にと
れば入力信号としてアドレス、データイン、チップセレ
クト、クロック（ＲＡＳ、ＣＡＢ、ＷＥ）等がある。こ
れらは丁ぺてＴＴＬドライバーと呼ばれるＩＣにより駆
動される。メモリＩＣの内部においてはこれら外部から
の入力信号を使って書込み／読出しの動作を行なってい
る。The maximum value is O, SV. Taking the example of memory IC=i, there are address, data in, chip select, clock (RAS, CAB, WE), etc. as input signals. These are driven by an IC called a TTL driver. Inside the memory IC, these external input signals are used to perform write/read operations.

第１図音便りて、メモリＩＣ，特にダイナミックメモリ
の入力信号と内部回路との接続を説明する。行ストロー
ブ信号ＲＡＳ、　アドレス信号Ａｄｄ。Referring to Figure 1, the connection between input signals and internal circuits of a memory IC, particularly a dynamic memory, will be explained. Row strobe signal RAS, address signal Add.

入力データＩ）ｉｎ等の入力段は通常インバーター構成
になっていてチップ内部で入力信号ＲＡＳ、　Ａｄｄ。Input stages such as input data I)in usually have an inverter configuration, and input signals RAS and Add are input inside the chip.

Ｄ　ｉ　ｎと同相信号φ２．φ嶋　φ６と逆相信号φｌ
。D in and the in-phase signal φ2. φ6 and opposite phase signal φl
.

φ３．φｓ２作ってこれらの内部信号でチップ内金ての
回路を駆動している。φ3. φs2 is generated and these internal signals drive all circuits within the chip.

動作電圧一定とした場合、入力信号の高、電位レベル、
低電位レベルと遷移時間が一定であれば入力信号と内部
動作波形の時間関係は一定である。When the operating voltage is constant, the input signal high, potential level,
If the low potential level and transition time are constant, the time relationship between the input signal and the internal operation waveform is constant.

しかし、入力波形は一定であるとは限らない。規格値に
従かえば代表的な値としては高電位は２．４■から６．
５■、低電位は−１，０■からＯ，ＳＶ、遷移時間はＯ
ＮＳから４ＯＮＳまでは許される。チップ上において入
力信号はパッケージのリード部からボンディング線七通
してポンディングパッドに入り、チップ内に接続される
。チップ内においてはポンディングパッドからアルミ配
線あるいはポリシリ配線、拡散配線を使って入力段回路
に至る。ポンディングパッドから入力段回路までの間に
おいては他の信号線あるいはトランジスタ等との間に寄
生容量が存在する。これらの寄生容量を通じて入力信号
が低電位から高電位あるいは高電位から低電位に遷移し
た時に寄生容量の対極となる信号線あるいは内部接点に
ノイズ金与える。このノイズ量は入力信号の振巾と遷移
時間に依存する。このノイズ量が常に一定であれば回路
的に一定量のノイズを考慮することにより安定した動作
？保証できるがノイズ量が一定でなければノイズ量の変
化は回路全体の動作に影響奮与えることになｔ）、シい
ては回路動作のマージンの減少につながる。However, the input waveform is not necessarily constant. According to the standard values, typical values for high potential range from 2.4 to 6.
5■, low potential is -1,0■ to O,SV, transition time is O
NS to 4ONS are allowed. On the chip, an input signal enters the bonding pad through seven bonding wires from the lead portion of the package, and is connected into the chip. Inside the chip, the bonding pad is connected to the input stage circuit using aluminum wiring, polysilicon wiring, or diffusion wiring. Parasitic capacitance exists between the bonding pad and the input stage circuit with other signal lines, transistors, etc. When the input signal transitions from a low potential to a high potential or from a high potential to a low potential through these parasitic capacitances, noise is applied to the signal line or internal contact that is the opposite electrode of the parasitic capacitance. This amount of noise depends on the amplitude and transition time of the input signal. If this amount of noise is always constant, is it possible to achieve stable operation by considering a certain amount of noise in the circuit? Although it can be guaranteed, if the amount of noise is not constant, a change in the amount of noise will not affect the operation of the entire circuit (t), which will lead to a reduction in the margin of circuit operation.

本発明の目的は入力信号の波形、特に振巾に対して回路
全体の動作マージンに影響を与えないような回路を提供
することにある。An object of the present invention is to provide a circuit that does not affect the operating margin of the entire circuit with respect to the waveform, especially the amplitude, of an input signal.

本発明によれば外部入力信号とその信号により駆動され
る内部回路の入力段との間に、ゲート電極が接地電位、
ドレインが外部入力信号、ソースが内部回路の入力段に
接続されｔデプレッション型ＭＯＳトランジスタを挿入
した半導体回路が得られる。According to the present invention, the gate electrode is connected to the ground potential between an external input signal and the input stage of the internal circuit driven by the signal.
A semiconductor circuit is obtained in which the drain is connected to an external input signal, the source is connected to the input stage of an internal circuit, and a t-depletion type MOS transistor is inserted.

ま九本発明によれば外部入力信号とその信号によジ駆動
される内部回路の入力段との間にゲート電極が接地電位
、ドレインが外部入方信号、ソースが内部回路の入力段
に接続された第１のデプレッション型ＭＯ８）２ンジス
タと、ドレインが内部回路の入力段に、ゲート電極とソ
ースが接地電位に接続され几第２のエンハンスメントＷ
ＭＯｓトランジスタを挿入した半導体回路も得られる。According to the present invention, the gate electrode is connected to the ground potential, the drain is connected to the external input signal, and the source is connected to the input stage of the internal circuit between an external input signal and the input stage of the internal circuit driven by the signal. A first depletion type MO8) transistor is connected, its drain is connected to the input stage of the internal circuit, and its gate electrode and source are connected to the ground potential.
A semiconductor circuit in which a MOS transistor is inserted can also be obtained.

第２図に本発明の基本例を、第３図にその動作波形を示
す。FIG. 2 shows a basic example of the present invention, and FIG. 3 shows its operating waveforms.

外部入力端子１旧と入力回路βｌとの間にゲート電位が
接地電位、ソース及びドレイン接点がそれぞれ入力端子
、入力回路段に接続される。デプレッショントランジス
タＱｌのスレッシュホールド電位’ｔ−３Ｖとすると入
力電圧が負電位から３Ｖまでの間は入力回路β１に対す
る入力電位Ｉｎｓは入力電圧がそのまま入方回路段入方
電位となる。The gate potential is connected to the ground potential between the external input terminal 1 and the input circuit βl, and the source and drain contacts are connected to the input terminal and the input circuit stage, respectively. Assuming that the threshold potential of the depletion transistor Ql is 't-3V, the input potential Ins to the input circuit β1 becomes the input potential of the input circuit stage as it is while the input voltage is from a negative potential to 3V.

一方入力電圧が３ｖより高くなるとデプレッショントラ
ンジスタがオフするため内部電位は３■より高くはなら
ない。従って入力電圧がＯＶ、４Ｖだとすると、入力回
路膜電位はＯＶ、３Ｖとなる。On the other hand, when the input voltage becomes higher than 3V, the depletion transistor is turned off, so the internal potential does not become higher than 3V. Therefore, if the input voltage is OV, 4V, the input circuit membrane potential is OV, 3V.

入力電圧の高電位が更に上っても入力回路膜電位は３ｖ
のままである。従ってＩＣの実使用状態においては内部
レベルつまり入力回路の外部入力の高レベルはほぼ一定
となる。従って外部入力電位の振巾依存が非常に小さく
なる。このことは外部入力電位の高電位が非常に高くな
っても内部回路に対しては一定電位しか印加されないた
め、外部入力信号１旧と内部回路配線あるいは接点との
間に寄生容量が存在しても内部回路は常に安定した動作
が可能となる。更に付は加えるなら、このトランジスタ
Ｑ１はチップ上のボンデングパッドに近い程その効果は
大きい。Even if the high potential of the input voltage increases further, the input circuit membrane potential remains at 3V.
It remains as it is. Therefore, when the IC is in actual use, the internal level, that is, the high level of the external input to the input circuit, remains approximately constant. Therefore, the amplitude dependence of the external input potential becomes extremely small. This means that even if the high potential of the external input becomes very high, only a constant potential is applied to the internal circuit, so there is a parasitic capacitance between the external input signal 1 and the internal circuit wiring or contacts. The internal circuit can always operate stably. Additionally, the closer this transistor Q1 is to the bonding pad on the chip, the greater its effect is.

本発明の他の実施例全第４図に、その内部波形上第５図
に示す。入力端子Ｉｎｓと入力回路β２との間にゲート
接点が接地電位、ソース及びドレインがそれぞれ入力端
子、入力回路段に接続されたディプレッジ冒ン型トラン
ジスタＱ２．　グー）及びソースが接地電位、ドレイン
が入力回路段に接！すれたエンハンスメント型トランジ
スタＱ３より構成されている入力回路網である。外部入
力電位ＶＩＮ３が正電位の場合は前例と同じ動作となり
テフレッショントランジスタＱ２のスレヅシュホールド
電圧が一３Ｖとすると内部入力Ｉｎ４の電位ＶｒＮａは
３ｖでクランプされ、それ以上の高電位は入力回路β２
には加わらない。負電圧側に対してはトランジスタＱ２
はオン状態であり例の制御もしないが、トランジスタＱ
３により入力電位が制御される。トランジスタＱ３のス
レラン−ホールド電位が一１■とするとエンハンストラ
ンジスタの特性より、Ｑａのソース電圧ｖＸＮ４が一１
■まではオフ状態であるが、−１■よりさらに負電位に
なるとトランジスタＱ３がオン状態となり接地端子であ
るドレインより電流が流れ、　ＶＩＮ４は−ＩＶよジ負
方向にはならない。従って入力回路に対しては一１ｖの
入力電位が最も低い電位となる。外部入力信号Ｉｎａの
高電位、低電位がそれぞれ＋６Ｖ、−２Ｖであったと仮
定すると、実際に入力回路に加わる電位はトランジスタ
Ｑ２．Ｑ３によりクランプされ高電位が＋３Ｖ、低電位
が−１■となる。外部入力信号の低電位は定状状態では
ほぼ接地電位であるが、プリントボード上ではリンギン
グのために一１■あるいは一２Ｖ程度のアンダーシュー
トが発生している。このようなノイズに対して本発明は
トランジスタＱ３全通してアンダーシュートに吸収する
ことができる。本実施例により高電位側に対してはトラ
ンジスタＱ２゜低電位側に対してはトランジスタＱ３に
より実使用状態においては内部回路にほぼ一定の振巾の
信号を与えることになり、チップ上での外部信号と内部
信号及び内部接地とのカップリング容量による悪影響を
さけることができる。Another embodiment of the present invention is shown in FIG. 4 and its internal waveform is shown in FIG. 5. Between the input terminal Ins and the input circuit β2, there is a depressed transistor Q2. ) and the source is connected to ground potential, and the drain is connected to the input circuit stage! This is an input circuit network composed of a smooth enhancement type transistor Q3. When the external input potential VIN3 is a positive potential, the operation is the same as in the previous example, and if the threshold voltage of the treflation transistor Q2 is 13V, the potential VrNa of the internal input In4 is clamped at 3V, and any higher potential than that is clamped to the input circuit. β2
does not participate in For the negative voltage side, transistor Q2
is in the on state and is not controlled in the example, but the transistor Q
3 controls the input potential. If the threshold-hold potential of transistor Q3 is set to 11, then the source voltage vXN4 of Qa is set to 11, according to the characteristics of the enhancement transistor.
It is in the off state up to (2), but when the potential becomes even more negative than -1 (2), the transistor Q3 turns on and current flows from the drain, which is the ground terminal, so that VIN4 does not become more negative than -IV. Therefore, the input potential of -1V is the lowest potential for the input circuit. Assuming that the high potential and low potential of the external input signal Ina are +6V and -2V, respectively, the potential actually applied to the input circuit is the potential of the transistor Q2. It is clamped by Q3, and the high potential is +3V and the low potential is -1. Although the low potential of the external input signal is approximately the ground potential in a normal state, an undershoot of about 11V or 12V occurs on the printed board due to ringing. In the present invention, such noise can be absorbed by the undershoot through the entire transistor Q3. According to this embodiment, a signal with a substantially constant amplitude is given to the internal circuit in actual use by the transistor Q2 for the high potential side and the transistor Q3 for the low potential side. It is possible to avoid adverse effects due to coupling capacitance between signals, internal signals, and internal ground.

本発明の他の実施例として外部信号のクランプ用として
だけではなく、内部回路においても内部信号が大振巾に
なることが回路上、問題となる場合にも用いることがで
きる。As another embodiment of the present invention, it can be used not only for clamping external signals, but also in internal circuits where the large amplitude of internal signals poses a problem in the circuit.

以上のように１本発明は外部信号の振巾の変能に対して
クランプ回路を用けるものであり、振巾に変能が内部回
路に影響を与えないようにすることが本発明の採用によ
り可能となる。As described above, the present invention uses a clamp circuit to deal with variations in the amplitude of an external signal, and the present invention is adapted to prevent variations in the amplitude from affecting the internal circuit. This becomes possible.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図に代表的なメモリＩＣの入力回路を示す図、第２
図は本発明の基本回路であＶ、第３図はその信号電位の
変能を示す図。第４図は他の実施例であ、！７．第５図
にその電位関係を示す図である。 Ｑ　ｌ、Ｑｓ・・・・・・トランジスタ釣　　／　図 Ｅｈ も　？　図 Ｖ／Ｎｒ Ｌ　、３　図 り２ 叢　４７ 萬　５０Figure 1 shows the input circuit of a typical memory IC, Figure 2 shows the input circuit of a typical memory IC.
The figure shows the basic circuit of the present invention, and FIG. 3 is a diagram showing the transformation of the signal potential. Figure 4 shows another embodiment! 7. FIG. 5 is a diagram showing the potential relationship. Ql, Qs...Transistor fishing/Figure Eh too? Figure V/Nr L, 3 Figure 2 Plexus 47 50

Claims (2)

【特許請求の範囲】[Claims] （１）外部入力信号とその信号により駆動される内部回
路の入力段との間に、ゲート電極が接地電位、ドレイン
が外部入力信号、ソースが内部回路の入力段に接続され
ｔデプレッシ璽ン型ＭＯＳトランジスタ？挿入したこと
を特徴とする半導体回路。(1) The gate electrode is connected to the ground potential, the drain is connected to the external input signal, and the source is connected to the input stage of the internal circuit between an external input signal and the input stage of the internal circuit driven by that signal. MOS transistor? A semiconductor circuit characterized by being inserted. （２）外部入力信号とその信号により駆動される内部回
路の入力段との間にゲート電極が接地電位、ドレインが
外部入力信号、ソースが内部回路の入力段に接続された
第１のデプレッション型ＭＯ８）ランジスタと、ドレイ
ンが内部回路の入力段に、ゲート電極とソースが接地電
位に接続された第２のエンハンスメント型ＭＯＳト、ｙ
ンジスタを挿入し几ことを特徴とする半導体回路。(2) A first depression type in which the gate electrode is connected to the ground potential, the drain is connected to the external input signal, and the source is connected to the input stage of the internal circuit between the external input signal and the input stage of the internal circuit driven by the signal. MO8) A transistor and a second enhancement type MOS transistor whose drain is connected to the input stage of the internal circuit and whose gate electrode and source are connected to the ground potential.
A semiconductor circuit characterized by having a resistor inserted therein.