JPS582048U - 試験装置 - Google Patents

試験装置

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JPS582048U
JPS582048U JP9627581U JP9627581U JPS582048U JP S582048 U JPS582048 U JP S582048U JP 9627581 U JP9627581 U JP 9627581U JP 9627581 U JP9627581 U JP 9627581U JP S582048 U JPS582048 U JP S582048U
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JP
Japan
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instructions
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branch
test
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Pending
Application number
JP9627581U
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English (en)
Inventor
勝史 井上
Original Assignee
富士通株式会社
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Publication date
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Publication of JPS582048U publication Critical patent/JPS582048U/ja
Pending legal-status Critical Current

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  • Executing Machine-Instructions (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案の実施例による試験装置構成図、第２図
は情報入力例、第３図は第２図に関するフローチャート
を示す。 図において１は入力部、２は書込み制御回路、３は退避
メモリ、４はアドレスポイン゛り、５はオーダの異常終
了検出フラグ、６はオーダ実行後の状態情報メモリ、７
はオーダ発行回路、８は制御回路、９は読出し回路、１
０は入出力装置を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数のオークを組み合せて、ある命令を行う装置を試験
    する試験装置において、オーダの発行、オーダの実行後
    の異常終了によって分岐する命令、オーダ実行後の状態
    情報の条件により分岐する命令および無条件分岐命令を
    組み合せた複数のステップの入力情報を格納するメモリ
    と、該入力情報のステップを管理するアドレスポインタ
    と、前記命令を実行する制御回路と、前記入力情報を入
    力する入力手段を有す不ことを特徴とする試験装置。
JP9627581U 1981-06-29 1981-06-29 試験装置 Pending JPS582048U (ja)

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JP9627581U JPS582048U (ja) 1981-06-29 1981-06-29 試験装置

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JP9627581U JPS582048U (ja) 1981-06-29 1981-06-29 試験装置

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JPS582048U true JPS582048U (ja) 1983-01-07

Family

ID=29891146

Family Applications (1)

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JP9627581U Pending JPS582048U (ja) 1981-06-29 1981-06-29 試験装置

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JP (1) JPS582048U (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51105738A (ja) * 1975-03-14 1976-09-18 Fujitsu Ltd
JPS54123053A (en) * 1978-03-17 1979-09-25 Fujitsu Ltd Tester

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51105738A (ja) * 1975-03-14 1976-09-18 Fujitsu Ltd
JPS54123053A (en) * 1978-03-17 1979-09-25 Fujitsu Ltd Tester

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