JPS58202560A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58202560A JPS58202560A JP8476282A JP8476282A JPS58202560A JP S58202560 A JPS58202560 A JP S58202560A JP 8476282 A JP8476282 A JP 8476282A JP 8476282 A JP8476282 A JP 8476282A JP S58202560 A JPS58202560 A JP S58202560A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は基板に凹凸部を形成した半導体装置およびその
製造方法に係り、特に凹凸部角の電界集中を防止した半
導体装置および凹凸部角の欽角部を除去する半導体装置
の製造方法に関する。
製造方法に係り、特に凹凸部角の電界集中を防止した半
導体装置および凹凸部角の欽角部を除去する半導体装置
の製造方法に関する。
ＭＯ８型キャパシタを例にとると、ＬＳＩの高集積化に
伴い、キャパシタ面積の微小化が進みつつある。キャパ
シタ面積の微小化は、容量の減少すなわち蓄積信号量の
減少をひきおこし、これを用いたメモリ素子の誤動作に
つながる。
伴い、キャパシタ面積の微小化が進みつつある。キャパ
シタ面積の微小化は、容量の減少すなわち蓄積信号量の
減少をひきおこし、これを用いたメモリ素子の誤動作に
つながる。
従来は、第１図に示す平面構造のキャパシタにおいて、
絶縁膜２を薄くすることによって容量の減少を防いでき
た。しかし、絶縁膜を薄くすると、キャパシタの耐圧不
足やショートの原因となるため、薄膜化には限界がある
。このため、ＬＳＩチップ上の占有面積は微小であるが
、キャパシタ面積を増大できる、第２図のような立体構
造のキャパシタが提案されている（％願昭５Ｏ−５３８
８３）すなわち、半導体基板１１に孔１２を形成し、孔
１２の側面１３もキャパシタとして用いることにより、
容量を増加させるものである。微小な孔１２の形成には
基板の結晶面方位に依存するエツチングやドライエツチ
ングなどの方向性のエツチング方法が従来より考えられ
ているが、このような方法で形成した孔１２の上部およ
び下部の端部１４．１５には鋭い角が形成され、角にお
いて電界の集中および絶縁膜１６の不良が発生し易く、
立体構造キャパシタ形成上の大きな問題となっていた。
絶縁膜２を薄くすることによって容量の減少を防いでき
た。しかし、絶縁膜を薄くすると、キャパシタの耐圧不
足やショートの原因となるため、薄膜化には限界がある
。このため、ＬＳＩチップ上の占有面積は微小であるが
、キャパシタ面積を増大できる、第２図のような立体構
造のキャパシタが提案されている（％願昭５Ｏ−５３８
８３）すなわち、半導体基板１１に孔１２を形成し、孔
１２の側面１３もキャパシタとして用いることにより、
容量を増加させるものである。微小な孔１２の形成には
基板の結晶面方位に依存するエツチングやドライエツチ
ングなどの方向性のエツチング方法が従来より考えられ
ているが、このような方法で形成した孔１２の上部およ
び下部の端部１４．１５には鋭い角が形成され、角にお
いて電界の集中および絶縁膜１６の不良が発生し易く、
立体構造キャパシタ形成上の大きな問題となっていた。
本発明の目的は、上記問題を解決するために、孔の上部
および下部の角を丸め、角における不良を防止した半導
体装置およびその製造方法を提供することにある。
および下部の角を丸め、角における不良を防止した半導
体装置およびその製造方法を提供することにある。
本発明は、通常の微細パターン形成において発生するパ
ターン端の鋭い角の部分が素子の電気特性に悪影響を及
ぼすことに着目し、通常のパターン形成エツチングに加
えて、鋭い角を除去するエツチングを行なうものである
。
ターン端の鋭い角の部分が素子の電気特性に悪影響を及
ぼすことに着目し、通常のパターン形成エツチングに加
えて、鋭い角を除去するエツチングを行なうものである
。
以下、実施例によって本発明の詳細な説明する。
実施例１
第３図は本発明による立体構造ＭＯ８キャパシタの製造
工程を示す断面図である。筐ず、第３図（１）に示すよ
うに、シリコン（以下Ｓｉと記す）基板２１上に通常の
ホトエツチングによってキャパシタ形成部に開孔をもつ
マスク２２全形成した後、フッ酸・硝酸混液を用いたウ
ェットエツチングまたはフレオンガスを用いたプラズマ
エツチングなどによってＳｉを軽くエツチングする。こ
のエツチングはパターンの角２３含丸めるために行うも
のであり、アンダーカットを伴うエツチングであればよ
く、エツチング量は１０〜２００ｎｍが適当である。マ
スク２２の材料としては、ｓｈｏ、やＳｉ、Ｎ４ など
３ｉとのエツチング選択性の良いものを選ぶ必要がある
。続いて孔の形状をほぼ決定する深い異方性エツチング
を行うと第３図（２）のようになる。このエツチング方
法としては、ＣＣｌ４とＯ！の混合ガスを用いた反応性
スパッタエツチングや８Ｆ、ガスを用いたマイクロ波プ
ラズマエツチングが適し、アンダーカットなしに加工精
度よく孔２４を形成できる。この時に孔２４の下部には
ほぼ直角の角２５ができるため、続いてこの角２５を丸
めるために軽く等方性エツチングを行う。等方性エツチ
ングの量は、パターン寸法をサイドエッチングンよって
損わない程度に、１０〜２００ｎｍの範囲が適当である
。このようにして、第３図（３〕に示すような上下の角
２３．２６’に丸めた孔が得られる。続いて、マスク２
２を除去した後、絶縁膜として例えばＳｉ０，２７ｅ熱
酸化によって形成し、ゲートとしてＰｏ１ｙＳ ｉ （
多結晶シリコン）２８を形成して、第３図（４）に示す
ＭＯ８キャパシタが完成する。絶縁膜２７は何層かの異
なる絶縁膜の組み合わせであってもよい。
工程を示す断面図である。筐ず、第３図（１）に示すよ
うに、シリコン（以下Ｓｉと記す）基板２１上に通常の
ホトエツチングによってキャパシタ形成部に開孔をもつ
マスク２２全形成した後、フッ酸・硝酸混液を用いたウ
ェットエツチングまたはフレオンガスを用いたプラズマ
エツチングなどによってＳｉを軽くエツチングする。こ
のエツチングはパターンの角２３含丸めるために行うも
のであり、アンダーカットを伴うエツチングであればよ
く、エツチング量は１０〜２００ｎｍが適当である。マ
スク２２の材料としては、ｓｈｏ、やＳｉ、Ｎ４ など
３ｉとのエツチング選択性の良いものを選ぶ必要がある
。続いて孔の形状をほぼ決定する深い異方性エツチング
を行うと第３図（２）のようになる。このエツチング方
法としては、ＣＣｌ４とＯ！の混合ガスを用いた反応性
スパッタエツチングや８Ｆ、ガスを用いたマイクロ波プ
ラズマエツチングが適し、アンダーカットなしに加工精
度よく孔２４を形成できる。この時に孔２４の下部には
ほぼ直角の角２５ができるため、続いてこの角２５を丸
めるために軽く等方性エツチングを行う。等方性エツチ
ングの量は、パターン寸法をサイドエッチングンよって
損わない程度に、１０〜２００ｎｍの範囲が適当である
。このようにして、第３図（３〕に示すような上下の角
２３．２６’に丸めた孔が得られる。続いて、マスク２
２を除去した後、絶縁膜として例えばＳｉ０，２７ｅ熱
酸化によって形成し、ゲートとしてＰｏ１ｙＳ ｉ （
多結晶シリコン）２８を形成して、第３図（４）に示す
ＭＯ８キャパシタが完成する。絶縁膜２７は何層かの異
なる絶縁膜の組み合わせであってもよい。
絶縁膜２７として熱酸化によるＳｉＱ！５ ｎｍ。
ＣＶＤ （化学蒸着）によるＳ １ＢＮ４ １３ ｎｍ
、熱酸化によるＳｉｎ、３ｉｍから成る膜を用いた場合
、−辺０．５ ｗｎの正方形の平面構造のキャパシタで
は耐圧約２０Ｖでショートの発生率はほぼ０％であった
。これに対し、−辺０．５簡の正方形の中に一辺２μｍ
の正方形で深さ２μｍの孔ｉ １００００個配列し定立
体構造キャパシタを上記製造方法で作成した場合では、
耐圧１９．５ Ｖでショートの発生率は同じくほぼ０％
であった。同様の立体構造キャパシタを、従来通り、角
を丸めるエツチングを行なわずに作成した場合、ショー
トの発生率は５０％以上にもなり耐圧は１０〜１９Ｖ間
でばらついた。
、熱酸化によるＳｉｎ、３ｉｍから成る膜を用いた場合
、−辺０．５ ｗｎの正方形の平面構造のキャパシタで
は耐圧約２０Ｖでショートの発生率はほぼ０％であった
。これに対し、−辺０．５簡の正方形の中に一辺２μｍ
の正方形で深さ２μｍの孔ｉ １００００個配列し定立
体構造キャパシタを上記製造方法で作成した場合では、
耐圧１９．５ Ｖでショートの発生率は同じくほぼ０％
であった。同様の立体構造キャパシタを、従来通り、角
を丸めるエツチングを行なわずに作成した場合、ショー
トの発生率は５０％以上にもなり耐圧は１０〜１９Ｖ間
でばらついた。
このように、孔の上下端にある鋭い角を丸めることが立
体構造キャパシタの歩留り向上のために重要であり、角
を丸めることによって平面構造キャパシタと同程度の耐
圧および歩留で立体構造のキャパシタを製造できること
が明らかになった。
体構造キャパシタの歩留り向上のために重要であり、角
を丸めることによって平面構造キャパシタと同程度の耐
圧および歩留で立体構造のキャパシタを製造できること
が明らかになった。
角を丸めない立体構造キャパシタにおける制圧不良の原
因は、鋭い角において絶縁膜の膜質に不良が発生し易い
ことや角に電界が集中することによるものと考えられる
。
因は、鋭い角において絶縁膜の膜質に不良が発生し易い
ことや角に電界が集中することによるものと考えられる
。
実施例２
第４図は本発明の他の実施例を示し、孔を形成する前に
サイドエツチングを伴う軽いエツチングを行う方法の工
程図である。
サイドエツチングを伴う軽いエツチングを行う方法の工
程図である。
（１００）結晶面のＳｉ基板３１上にＳｔＯ。
３２、Ｓｉ、Ｎ、３３ の２層から成るマスクパター
ンヲ形成する。２層マスクはホトレジストをマスクにし
てＣＨＦ、やＣＦ、−Ｈ！混合ガスを用いた反応性スパ
ッタエツチングによってサイドエツチングなくパターン
を形成できる。２層マスクの下層であるＳ ｉ０２ ｆ
７ツ酸溶液によって軽くサイドエッチングした後、ヒ
ドラジンやＫＯＨ等のアルカリ溶液を用いてＳｉの異方
性エツチングを行う。このようにすると（１１１１結晶
面がエツチングされずに（１００）Ｓｉ基板面に約５５
傾斜した側面３４が形成される。この側面３４が、第
４図（１）に示すように、マスクパターン端よりも孔の
内側へ延びる筐で異方性エツチングした後、実施例１で
述べた孔を形成するエツチングを行うと第４図（りに示
す形状となる。孔３５の上下端には、第１回目のエツチ
ングで形成した斜面が分割されて残り、角を丸める傾斜
３６．３７が得られる。
ンヲ形成する。２層マスクはホトレジストをマスクにし
てＣＨＦ、やＣＦ、−Ｈ！混合ガスを用いた反応性スパ
ッタエツチングによってサイドエツチングなくパターン
を形成できる。２層マスクの下層であるＳ ｉ０２ ｆ
７ツ酸溶液によって軽くサイドエッチングした後、ヒ
ドラジンやＫＯＨ等のアルカリ溶液を用いてＳｉの異方
性エツチングを行う。このようにすると（１１１１結晶
面がエツチングされずに（１００）Ｓｉ基板面に約５５
傾斜した側面３４が形成される。この側面３４が、第
４図（１）に示すように、マスクパターン端よりも孔の
内側へ延びる筐で異方性エツチングした後、実施例１で
述べた孔を形成するエツチングを行うと第４図（りに示
す形状となる。孔３５の上下端には、第１回目のエツチ
ングで形成した斜面が分割されて残り、角を丸める傾斜
３６．３７が得られる。
このようにして形成した孔も、実施例１と同様の効果を
有し、孔の上に形成したキャパシタの電気特性は良好で
あった。
有し、孔の上に形成したキャパシタの電気特性は良好で
あった。
実施例３
第５図は、孔を形成した後５サイドエツチングを伴う軽
いエツチングを行う方法の工程図である。
いエツチングを行う方法の工程図である。
実施例２と同様にＳｔ Ｏｔ ４２とＳｉ３Ｎ、４３か
ら成る２層マスクのパターンを形成し、続いて孔４４ｖ
ｉｌ−形成するエツチングを行い、第５図（１）の形状
を得る。次に、ｓｔｏ！＋２−、軽くサイドエツチング
した後、等方性エツチングを軽く行うと、第５図（２）
に示すように、孔４４の上下端の角４５゜４６が等方性
エツチングによって丸められた形状を得る。この形状は
実施例１と同じであり、２層マスクを用いることによっ
て等方性エツチングの回数を１回減らしている。キャパ
シタ等のデバイスに対して、実施例１と同じ効果が得ら
れるのは言う１でもない。
ら成る２層マスクのパターンを形成し、続いて孔４４ｖ
ｉｌ−形成するエツチングを行い、第５図（１）の形状
を得る。次に、ｓｔｏ！＋２−、軽くサイドエツチング
した後、等方性エツチングを軽く行うと、第５図（２）
に示すように、孔４４の上下端の角４５゜４６が等方性
エツチングによって丸められた形状を得る。この形状は
実施例１と同じであり、２層マスクを用いることによっ
て等方性エツチングの回数を１回減らしている。キャパ
シタ等のデバイスに対して、実施例１と同じ効果が得ら
れるのは言う１でもない。
実施例４
第６図は、本発明の製造方法によって形成した孔を用い
たｎチャネルＭＯ８電界効果トランジスタの構造図であ
り、以下のような製造工程によって得られたものである
。ｐ型Ｓｉ基板５１上にｎ型拡散層５２’（ｌ−形成し
た後、前述の製造方法によりゲート部に孔赫形成する。
たｎチャネルＭＯ８電界効果トランジスタの構造図であ
り、以下のような製造工程によって得られたものである
。ｐ型Ｓｉ基板５１上にｎ型拡散層５２’（ｌ−形成し
た後、前述の製造方法によりゲート部に孔赫形成する。
続いてゲート絶縁膜・’ ””””””’１．．
５３を介して孔の部分にゲート電極５４を形成して第６
図の構造が得られる。
図の構造が得られる。
このようなＭＯ８電界効果トランジスタは、ゲート寸法
が孔の寸法によって決１１かつソースおよびドレーンと
なるｎ型拡散層とゲートは自動的に位置合せされる（セ
ルフ・アライン）ので、高集積化に有利である。筐た、
前述のごとく孔の角によるゲート耐圧の不良の発生を防
止しているので、信頼性の高いトランジスタが得られる
。
が孔の寸法によって決１１かつソースおよびドレーンと
なるｎ型拡散層とゲートは自動的に位置合せされる（セ
ルフ・アライン）ので、高集積化に有利である。筐た、
前述のごとく孔の角によるゲート耐圧の不良の発生を防
止しているので、信頼性の高いトランジスタが得られる
。
なお、以上の説明はＳｉ基板を例にとって行ったが、Ｑ
ａＡｓ等の他の半導体基板を用いた場合でも同様であり
、１だ、キャパシタ、ＭＯ８電界効果トランジスタ以外
のデバイスにおいても基板に形成した孔の角を丸め電界
集中を避けることがデバイスの信頼性の向上に有効であ
ることは言う１でもない。
ａＡｓ等の他の半導体基板を用いた場合でも同様であり
、１だ、キャパシタ、ＭＯ８電界効果トランジスタ以外
のデバイスにおいても基板に形成した孔の角を丸め電界
集中を避けることがデバイスの信頼性の向上に有効であ
ることは言う１でもない。
以上説明したように、本発明によれば、半導体基板に形
成した孔の角を丸めることによって、角での電界の集中
や角の部分での絶縁膜の不良の発生上防止できるので、
ＭＯＳキャパシタ、ＭＯ８電界効果トランジスタなどに
おいて耐圧不良を防止し信頼性の高い半導体装置が得ら
れるという効果がある。
成した孔の角を丸めることによって、角での電界の集中
や角の部分での絶縁膜の不良の発生上防止できるので、
ＭＯＳキャパシタ、ＭＯ８電界効果トランジスタなどに
おいて耐圧不良を防止し信頼性の高い半導体装置が得ら
れるという効果がある。
第１図は従来の平面構造ＭＯＳキャパシタ、第２図は従
来の立体構造ＭＯＳキャパシタの断面図、第３図、第４
図、第５図は本発明の製造工程を示す断面図、第６図は
本発明によるＭＯ８電界効果トランジスタの断面図。 ２３．３６．４５・・・孔の上の角の丸め部、２６゜３
７．４６・・・孔の下の角の丸め部。 代理人 弁理士 薄田利幸 ！ １ 図 ３ 高２図 第 ３ 図 （１） （２ン 蔓 ３ 図 （３〕 （４） ８ 冨４図 （１） （２）
来の立体構造ＭＯＳキャパシタの断面図、第３図、第４
図、第５図は本発明の製造工程を示す断面図、第６図は
本発明によるＭＯ８電界効果トランジスタの断面図。 ２３．３６．４５・・・孔の上の角の丸め部、２６゜３
７．４６・・・孔の下の角の丸め部。 代理人 弁理士 薄田利幸 ！ １ 図 ３ 高２図 第 ３ 図 （１） （２ン 蔓 ３ 図 （３〕 （４） ８ 冨４図 （１） （２）
Claims (1)
- 【特許請求の範囲】 １、半導体基板に形成した凹凸部で電荷の蓄積筐たは輸
送を行う半導体装置において、凹凸部の角の欽角部を除
去することによって電界の集中を防止した構造を有する
ことを特徴とする半導体装置。 ２、半導体基板に凹凸部を形成する異方性エツチングを
行なう前後もしくは前後どちらか一万に、サイドエツチ
ングを伴うエツチングを行なうことによって凹凸部の上
端および下端に傾斜をもうける工程を含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8476282A JPS58202560A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8476282A JPS58202560A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58202560A true JPS58202560A (ja) | 1983-11-25 |
Family
ID=13839689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8476282A Pending JPS58202560A (ja) | 1982-05-21 | 1982-05-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58202560A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214558A (ja) * | 1984-04-11 | 1985-10-26 | Hitachi Ltd | 半導体装置の製造方法 |
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| CN103578967A (zh) * | 2012-07-19 | 2014-02-12 | 上海华虹Nec电子有限公司 | 改善沟槽型igbt 栅极击穿能力的制备方法 |
-
1982
- 1982-05-21 JP JP8476282A patent/JPS58202560A/ja active Pending
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