JPS5819955A - Picture memory device - Google Patents
Picture memory deviceInfo
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- JPS5819955A JPS5819955A JP11875181A JP11875181A JPS5819955A JP S5819955 A JPS5819955 A JP S5819955A JP 11875181 A JP11875181 A JP 11875181A JP 11875181 A JP11875181 A JP 11875181A JP S5819955 A JPS5819955 A JP S5819955A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/355—Indexed addressing
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Abstract
Description
【発明の詳細な説明】
この発明はIり一ン諺識装置等に使用される画曹メ篭り
装置に−する。DETAILED DESCRIPTION OF THE INVENTION The present invention is directed to a drawing device for use in an I-1 proverb recognition device and the like.
従来、画像メ毫す装置のアドレス発生は、第1EK示す
ようにプロダラムによりメ毫リアドレスを直接指示する
方法、ある鱒は第2図に示すように直接指示した値から
+lづつアップカウントする方法等が実施されている。Conventionally, addresses for image printing devices have been generated by directly instructing a mail address using a program program, as shown in EK 1, and for certain trout, counting up by +1 from the directly instructed value, as shown in Fig. 2. etc. are being implemented.
とζろで、従来、画像メモリ装置においては、次に示す
ような間慝点及び要求があった。すなわち、
(1) 画像データ社第3図に示す二次元のデータ配
列であるが、画儂メそり岐路3図に示す一次元の配列、
構造である。このため従来二次元データの続出し、書込
みはプロダラムで計算し、その結果を指定していたので
、高速死線困難であった。Conventionally, image memory devices have had the following limitations and requirements. That is, (1) It is a two-dimensional data array shown in Figure 3 of Image Data Company, but a one-dimensional data array shown in Figure 3 of Image Data Company,
It is a structure. For this reason, in the past, two-dimensional data was continuously generated and written by calculating in a programmer and specifying the results, which was difficult to achieve at high speed.
(2) メモリ素子轢、アドレス指定後読出し、書込
み可能となるのにある時間(素子により異カる)を必要
とするため、アドレス指定後むだな時間を生じる(読出
し、書込み後アドレスを発生しておき、前回の読出した
データを処理し゛てから同サイクルを実行すればむだな
時間はない)。(2) It takes a certain amount of time (varies depending on the device) for the memory element to become readable and writable after address specification, resulting in wasted time after address specification (address generation after read and write). There is no wasted time if you process the previously read data and then execute the same cycle.)
(3) l1illメモリのデータは何回かの読み出
し書込みを繰返して処理するため、アドレス発生は簡単
でかつ高速性を必要とする。(3) Since data in the l1ill memory is processed by repeating reading and writing several times, address generation needs to be simple and fast.
(4)大量oiii儂データを記憶する画像メモリ装置
には容品にメモリ容量の拡張が可能であることが必要で
ある。(4) An image memory device that stores a large amount of private data must be able to expand its memory capacity.
(5) ある番地のデータの読出しをその同一番地に
書込みをすると、新しい番地信号を発止し、またその逆
も可能なことが望ましい。(5) It is desirable to be able to generate a new address signal when data at a certain address is read and written to the same address, and vice versa.
この発明は上記実情に鑑みてなされ良もので、その目的
は、大量の画像データ群を簡単がっ高速で、−次元配列
データをあたかも二次元配列データとして読出し及び書
き込みのできる画像メモリ装置を提供することにある。This invention has been made in view of the above circumstances, and its purpose is to provide an image memory device that can read and write -dimensional array data as if it were two-dimensional array data, easily and at high speed, for a large group of image data. It's about doing.
以下、図面を参照してこの発明の一実施例を説明する。Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第5図において、1−はメモリアドレス演算器、2はア
ドレス修飾レジスタ、sld画像メモリである。アドレ
ス演算器1及びアドレス修飾レジスタ2には計算機、そ
の他の制御装置から各々の信号が入力される。すなわち
、演算器lのCM端子には制御パス4を介して制御信号
が入力され演算指定が行われる。*m子にはアドレスバ
ス5を介して画像メモリ1のアドレス信号が入力され、
さらにB端子に鉱アドレ、(修飾V シスメ2から出力
され次アドレス修飾信号が入力される。アドレス修飾レ
ジスタ2は、データバスdかものデータ及び、制御バス
からの制御信号を受けて、上記アドレス修飾データをア
ドレス演算器Iに送る。In FIG. 5, 1- is a memory address calculator, 2 is an address modification register, and sld image memory. Signals are input to the address calculator 1 and the address modification register 2 from a computer and other control devices. That is, a control signal is input to the CM terminal of the arithmetic unit 1 via the control path 4 to designate an operation. *The address signal of the image memory 1 is input to the m child via the address bus 5,
Furthermore, the address modification register 2 receives the data from the data bus d and the control signal from the control bus, and inputs the address modification signal to the B terminal. Send modification data to address calculator I.
メモリアドレス演算器xFi入力した信号にょシ種々の
アドレス計算を行い、Q端子からメモリアドレスバスi
を介して画像メモリ3にアドレス信号を送る。また、読
出し信号及び書込み信号は前記制御装置から画像メモリ
3へ送られる0画像データは、画像デー7タパス8を介
して上記のようにして作られたアドレス信号に従うて伝
送される。Memory address arithmetic unit xFi performs various address calculations on input signals,
An address signal is sent to the image memory 3 via. Further, read signals and write signals are sent from the control device to the image memory 3. Zero image data is transmitted via the image data path 8 in accordance with the address signal created as described above.
9はデコーダで、このデコー〆9にL1上記書込み信号
、読出し信号と共に前記制御信号が入力されておp1画
像データの伝送が終了し、この終了の信号により、読出
し、書込み後計算指令による指定がある場合、メモリア
ドレスデータラッチ信号をアドレス演算器lに出力する
。9 is a decoder, and the control signal is inputted to this decoder 9 together with the L1 write signal and read signal, and the transmission of the p1 image data is completed, and this completion signal specifies the designation by the read and write post-calculation commands. If so, a memory address data latch signal is output to address calculator l.
そして、このアドレス演算器Zト再びメモリアドレスの
計算をし、次のデータ伝送の準備がされる。Then, this address calculator Z calculates the memory address again, and preparations are made for the next data transmission.
jI6図は上記メモリアドレス演算器1の具体的な構成
を示すもので、レジスタ10.演算器x rl及びvジ
pfi r zKよシ構成される。次表はこのメモリア
ドレス演算器Iの演算機能の一例を示すものである。Figure jI6 shows a specific configuration of the memory address calculator 1, in which registers 10. It is composed of arithmetic units xrl and vzipfirzK. The following table shows an example of the arithmetic functions of this memory address arithmetic unit I.
次に、97図を参照して画像処理の投影法の一例につい
てこ0発明の詳細な説明する。I!8図に示す二次元の
データの画像r−タ群(M+ 1 )(N+1)を投影
法によシ、−次元データへ変換しデータの圧縮を行う場
合、X輪投影像P(1)UPI(I)=up (I+(
N+1)J)となp1画像J鱗0
メモリのアドレス!はx=I+(N+1)J&る計算に
よシ発生する必要がある。同様にY軸投影偉PY(J)
Fi、
ただしI;X軸投影@X番目
JAY軸投影像JII目
MIX軸方向の画像メモリ数
N;Y軸方向の画像メモリ数
これよJ)、Y軸投影mu、画像メモリのアドレスを順
次+1加えなからO−Mの画像データの総和を求めるこ
とであることがわかる。Next, an example of a projection method for image processing will be described in detail with reference to FIG. 97. I! When compressing the data by converting the two-dimensional data image r-ta group (M+1)(N+1) shown in Figure 8 into -dimensional data using a projection method, the X-ring projection image P(1) UPI (I)=up (I+(
N+1) J) tona p1 image J scale 0 memory address! must be generated by the calculation x=I+(N+1)J&. Similarly, Y-axis projection PY(J)
Fi, where I; X-axis projection @Xth JAY-axis projection image JIIth MIX Number of image memories in the X-axis direction N; Number of image memories in the Y-axis direction It can be seen that the sum of the O-M image data is calculated without addition.
また、X軸設影像i;1.N+14D値を加えたから0
〜Nの画像データの総和を求めることであ〕、N個目の
加算のさいメモリアドレス演算器1における加算器の上
位の桁よシ桁上げを住じるため、これを最下位の桁へ加
えることで、第8図のメモリアドレス修飾が可能である
。Also, X-axis image i;1. 0 because we added N+14D value
By calculating the sum of ~N image data], in order to store the carry from the upper digit of the adder in the memory address calculator 1 at the time of the Nth addition, this is transferred to the lowest digit. By adding this, the memory address modification shown in FIG. 8 is possible.
すなわち、この発明においてれ、メモリアドレスの発生
を従来、絶対番地で指定する方法によシ行っていたのに
対し、ハードウェア構成にして相対番地で指定する方法
としたので、動作効率がよく高速化が可能である。In other words, in this invention, unlike the conventional method of specifying a memory address using an absolute address, a method of specifying a memory address using a relative address has been adopted in a hardware configuration, which improves operational efficiency and speed. It is possible to
一般に、画像メモリは大容量であ夛、総てのwmデータ
を処理の対象とはせず第10図のPで示す部分のみを処
理し、さらにこの位置より少しずらしたQで示す部分を
処理するという様に順次処理の対象を移動する方法(相
対番地で指定)が主である。従って、パターン認識、画
像処理をする場合、プログラムが簡単になる。Generally, the image memory has a large capacity and is not subject to processing, but only the part shown by P in Figure 10 is processed, and the part shown by Q, which is slightly shifted from this position, is processed. The main method is to move the target of processing sequentially (specified by relative address). Therefore, programs for pattern recognition and image processing become simpler.
を次、画像メ毫りかもデータを伝送後、次のメ篭りアド
レスをハードウェアで計算し設定すにバイト)。tた、
相対番地方式なのでメモリアドレスバスの大きさに関係
なくメモリ容量の拡張が可能となる。After transmitting the image data, the next message address is calculated and set by the hardware (bytes). It was,
Since it is a relative address system, the memory capacity can be expanded regardless of the size of the memory address bus.
また、ハードウェアでメモリ番地を発生するため、プ四
グツ^のステラ1プ数が減少し処理の速度が向上する。In addition, since the memory address is generated by hardware, the number of Stellar 1s in the program is reduced and the processing speed is improved.
さらに、画像メモリの読出し、書込み時にメモリアドレ
スを計算することをプログラムで指定することが可能で
あるから、フレキシブルなアドレス修飾が可能である。Furthermore, since it is possible to specify in a program that a memory address is calculated when reading and writing to the image memory, flexible address modification is possible.
第10図は一次元メモリを二次元の値(x、y)で指定
可能としたもので、2には縦(ト)方向のアドレス修飾
レジスタ、2Bfd横(イ)方向のアドレス修飾レジス
タを示す。Figure 10 shows a one-dimensional memory that can be specified using two-dimensional values (x, y). 2 shows the address modification register in the vertical (G) direction, and 2Bfd shows the address modification register in the horizontal (A) direction. .
淘、この発明は、テレビジ両ン償号等の映倫信号は約1
00 ns@@/画素の高速信号のため高速メモリを必
要とするがその一時記憶(高速画像メモリバッファ)と
して適用可能である。tた、画像データ処理装置の画像
メモリとして用いることができる。淘、This invention is that the video signal of the TV program, etc. is about 1
Since it is a high-speed signal of 00 ns@@/pixel, a high-speed memory is required, but it can be used as temporary storage (high-speed image memory buffer). Additionally, it can be used as an image memory of an image data processing device.
第1図、纂2図はそれぞれ従来のメモリアドレス発生方
法を示すブロック図、第3図はメ毫り素子の1列を示す
図、第4図はメモリ素子の配列を二次元画像データの配
列に並べかえた図、第5図れこの発明の一実施例を示す
ブロック図、第6図は第5図のメモリアドレス演算部の
一部を拡大して示すブロック図、第7図は上記実施リア
ドレス指定の順路の一例を示す図、IK9図は画像メモ
リの部分儂を切出し、その切出し位置の移動を示す図、
第10図はこの発明の他の実施例を示すブロック図であ
る。
1・・・/497ドレス演算器、2・・・アドレス修飾
レジスタ、#−・・画像メモリ、4・・・デコーダ。
出願人代理人 弁理士 鈴 江 武 彦第1図
第2図
第3図
第4図
第5図
4
1し95出しイt1モジ
第6図
第7図
第8図Figures 1 and 2 are block diagrams showing conventional memory address generation methods, Figure 3 is a diagram showing one row of memory elements, and Figure 4 shows the arrangement of memory elements as an arrangement of two-dimensional image data. FIG. 5 is a block diagram showing an embodiment of the present invention; FIG. 6 is a block diagram showing an enlarged part of the memory address calculation unit in FIG. 5; FIG. A diagram showing an example of a designated route, IK9 diagram is a diagram showing the extraction of a partial part of the image memory and movement of the extraction position,
FIG. 10 is a block diagram showing another embodiment of the invention. 1.../497 address arithmetic unit, 2... Address modification register, #-... Image memory, 4... Decoder. Applicant's Representative Patent Attorney Takehiko Suzue Figure 1 Figure 2 Figure 3 Figure 4 Figure 5
Claims (1)
器と、このアドレス演算器に対してアドレス修飾信号を
出力する少なくとも1個のアドレス修飾レジスタとを具
備したことを特徴とする画像メ毫り装置。1. An image printing device comprising: an address arithmetic unit that receives input information and generates an address signal; and at least one address modification register that outputs an address modification signal to the address arithmetic unit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11875181A JPS5819955A (en) | 1981-07-29 | 1981-07-29 | Picture memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11875181A JPS5819955A (en) | 1981-07-29 | 1981-07-29 | Picture memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5819955A true JPS5819955A (en) | 1983-02-05 |
JPH0375905B2 JPH0375905B2 (en) | 1991-12-03 |
Family
ID=14744148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11875181A Granted JPS5819955A (en) | 1981-07-29 | 1981-07-29 | Picture memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5819955A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59144977A (en) * | 1983-02-07 | 1984-08-20 | Mitsubishi Electric Corp | Data processor for array arithmetic |
JPH01133138A (en) * | 1987-11-19 | 1989-05-25 | Hitachi Ltd | Parallel computer and its control method |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54130842A (en) * | 1978-04-03 | 1979-10-11 | Advantest Corp | Method address generator |
JPS55138156A (en) * | 1979-04-16 | 1980-10-28 | Hitachi Ltd | Information processor |
-
1981
- 1981-07-29 JP JP11875181A patent/JPS5819955A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54130842A (en) * | 1978-04-03 | 1979-10-11 | Advantest Corp | Method address generator |
JPS55138156A (en) * | 1979-04-16 | 1980-10-28 | Hitachi Ltd | Information processor |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59144977A (en) * | 1983-02-07 | 1984-08-20 | Mitsubishi Electric Corp | Data processor for array arithmetic |
JPH0561675B2 (en) * | 1983-02-07 | 1993-09-06 | Mitsubishi Electric Corp | |
JPH01133138A (en) * | 1987-11-19 | 1989-05-25 | Hitachi Ltd | Parallel computer and its control method |
Also Published As
Publication number | Publication date |
---|---|
JPH0375905B2 (en) | 1991-12-03 |
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