JPS58199391A - Liquid crystal matrix driver - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 本発明は、液晶マトリクス表示装置の駆動装置に係り、
特に、能動素子を用いたアクティブ駆動に適した駆動方
式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a driving device for a liquid crystal matrix display device.
In particular, the present invention relates to a drive method suitable for active drive using active elements.

個々の液晶画素を能ｇｂ累子を用いてマトリクス駆動す
るアクティブ・マトリクス駆動方式の基本原理は、ＲＣ
Ａ社から出願されている。The basic principle of the active matrix drive method, which drives individual liquid crystal pixels in a matrix using active GB resistors, is the RC
The application has been filed by Company A.

（特公昭　昭４８−２８１１７） これに対し、具体的な応用例は、数多く出願さ扛ており
、このうち代表例である特開昭　昭５５−１５９４９３
　を説明する。(Japanese Patent Publication No. 48-28117) On the other hand, many specific application examples have been filed, and the representative example is JP-A No. 55-159493.
Explain.

第１図は、駆動回路の全体の構成図を示したものである
。各表示エレメントａ、ＭＯＳ）ランジスタフとストレ
ージキャパシタ８及び液晶画素９とから構成されている
。さらに、ＭＯＳ）ランジスタフと、ＭＯＳ　）ランジ
スタロとは、ソース線１４全通して結ばれている。FIG. 1 shows an overall configuration diagram of the drive circuit. Each display element a is composed of a MOS transistor, a storage capacitor 8, and a liquid crystal pixel 9. Furthermore, the MOS transistors and the MOS transistors are connected through the entire source line 14.

水平シフトレジスタ４と垂直シフトレジスタ５ｒ；ｔ、
ＭＯＳ）ランジスタロ及びＭｏｓトランジスタ７をＯＮ
又はＯＦＩ’状態とする信号を発生する。horizontal shift register 4 and vertical shift register 5r; t,
MOS) Turn on transistor and Mos transistor 7
Or generate a signal to set the OFI' state.

でして、これらの信号は、ゲート信号線１２及び１３を
通して各ＭＯ８）ランジニタに加える。These signals are then applied to each MO8) transistor through gate signal lines 12 and 13.

−万、タイミング信号発生回路３は、水平、垂直シフト
レジスタに加えるＣＫＨ，８ＴＨ，ＣＫＶ。- 10,000, the timing signal generation circuit 3 adds CKH, 8TH, and CKV to the horizontal and vertical shift registers.

ＳＴＹと、極性選択回路２に加えるＭ信号を発生−ｒ’
る。、ｆｉｔ１記した、極性選択回路２は、液晶１Ｉｔ
ＩＩ索９を変流駆動するために％ｌフィールド毎にビデ
オ信号の極性を切り換える本のである。この回路にけ、
極性反転回路１により極性を反転し７た信号と、原信号
が加えられている。なお、１０はコモン−極端子で一定
一位を加える。Generate STY and M signal to be applied to polarity selection circuit 2 -r'
Ru. , fit1, the polarity selection circuit 2 is a liquid crystal 1It
In this book, the polarity of the video signal is switched every %l field in order to drive the II cable 9 with variable current. In this circuit,
A signal whose polarity has been inverted by the polarity inversion circuit 1 and the original signal are added. Note that 10 is a common-pole terminal, and a constant value of 1 is added.

次Ｖこ、これらの回路の動作を第２図に示したタイミン
グ図を用いて説明する。Next, the operation of these circuits will be explained using the timing diagram shown in FIG.

Ｓ’ｌ’Ｖ１ｇ号及びＣＫＶ信号け、ＭＯＳ）ランジス
タフを一ライン毎に順次ＯＮ状態とするためのタイミン
グ信号である、このため、１フイ一ルド間（１／６０８
）　　のＣＫＶ信号のパルス数は、ゲート線１３の数（
ｍ）と等しい。S'l'V1g signal and CKV signal, MOS) This is a timing signal for sequentially turning on the Langstaff line by line.
) The number of pulses of the CKV signal is the number of gate lines 13 (
m).

一方、ＣＫＨ信号及びＳＴＨ傷号は、ＭＯＳトランジス
タ６を順次ＯＮ状態とするタイミング信号である。この
ため、１水平走査期間内のＣＫＨ信号のパルス数は、ゲ
ート線１２の数（ｎ）に等しい。On the other hand, the CKH signal and the STH signal are timing signals that sequentially turn on the MOS transistor 6. Therefore, the number of pulses of the CKH signal within one horizontal scanning period is equal to the number (n) of gate lines 12.

例えば、ゲート４１ｉ！１３のうち、１ライン目が選択
されたとすると、これに接続されたｌライン目のＭＯＳ
）ランジスタフが全てＯＮ状轢となり、一方、ＣＫＨ信
号のタイミングでＭＯＳトランジスタ６が順次ＯＮ状態
となって、ストレージキャパシタ８及び液晶画素９にビ
デ第１ｇ号を時分割で誓き込んでいく。For example, Gate 41i! If the 1st line is selected among 13, the 1st line MOS connected to this
) All the Ranjistaffs are turned on, and on the other hand, the MOS transistors 6 are sequentially turned on at the timing of the CKH signal, and the bidet No. 1g is applied to the storage capacitor 8 and the liquid crystal pixel 9 in a time-sharing manner.

前記した一連の動作を１フイールド（１／６０８）毎に
繰り返す。The series of operations described above is repeated for each field (1/608).

そこで、液晶−′ａ９に加わる電圧を示すと第３図の様
になる。１つの液晶１ｉｉｉｉ素に加わる電圧は、１フ
イールド毎に極性が反転した波形となる。この時　非選
択時にけ、主にストレージキャパシタ８と液晶１−のキ
ャパシタＣＬｃ及び液晶層の抵抗ルＬＣでボまる時定数
で電圧が減衰していく。Therefore, the voltage applied to the liquid crystal -'a9 is shown in FIG. 3. The voltage applied to one liquid crystal 1III element has a waveform whose polarity is inverted every field. At this time, in the non-selected state, the voltage attenuates mainly with a time constant defined by the storage capacitor 8, the capacitor CLc of the liquid crystal 1-, and the resistor LC of the liquid crystal layer.

ところで、健筆の方式で、液晶画素に加わる電圧の実効
１的を大きくして表示のコントラストを高くするには、
ストレージキャパシタ８の容量を大きくするか、液晶の
リーク′−流を少なくするか、又は、薔き込み電圧を大
きくするかのいずれかの方法がある。このうち、ストレ
ージキャパシタ８及び誓き込み電圧を大きくすることは
、ＩＣのプロセス上間魂があり、また、歩留りの点で不
利である。さらに、液晶のリーク（流を少なくするには
、液晶中に含まれる不純物を少なくする必要があり、こ
れは量産時に問題がある。By the way, to increase the contrast of the display by increasing the effective voltage applied to the liquid crystal pixels using Ken's method,
There are three methods: increasing the capacitance of the storage capacitor 8, decreasing the leakage current of the liquid crystal, or increasing the charging voltage. Among these, increasing the storage capacitor 8 and the pledged voltage requires time in the IC process and is disadvantageous in terms of yield. Furthermore, in order to reduce liquid crystal leakage, it is necessary to reduce the amount of impurities contained in the liquid crystal, which poses a problem during mass production.

本発明の目的はビデオ信号の様に定められた周期で入力
される表示信号をアクティブ・マトリクス駆動する表示
装置の液晶ａｉｉ素に加わる′−圧の実効値を大きくし
て高コントラストを実現する駆動方式を提供するにある
。The purpose of the present invention is to provide a drive that achieves high contrast by increasing the effective value of the '-pressure applied to the liquid crystal AIII element of a display device that drives a display signal input at a predetermined period, such as a video signal, in an active matrix manner. There is a method to provide.

本発明の特徴は、液晶画素に加わる１圧が電圧の条件に
係わりなくほぼ同じ時定数で減衰することに層目して、
ビデオ信号の周期以下で液晶ｉｉｌ！ｌ素に電圧を書き
込み、実質的に実効電圧を高くし、表示コントラストを
高くしたことにある。The present invention is characterized by the fact that one voltage applied to a liquid crystal pixel attenuates with almost the same time constant regardless of voltage conditions.
LCD iiil below the video signal period! The reason is that a voltage is written to the element, substantially increasing the effective voltage and increasing the display contrast.

以下、本発明の詳細な説明する。第４図に、本発明の一
構成例を示す。各表示ニレメツ）＆ま、ストレージキャ
パシタ２３、液晶画素２２及び、ＭＯＳ）ランジスタ２
１から構成される。このうち、液晶−素２２の一方の端
子２４ｉｊ、共通電位とする。各ＭＯ８）ランジスタ２
１のソースは、ソース線１９により、ＭＯＳ）ランジス
タ１８のドレイン端子に接続されている。ＭＯＢ）ラン
ジスタ１８のソースは、ビデオ信号線２５に４ｄ続され
、階調のある１８号が加えられる。The present invention will be explained in detail below. FIG. 4 shows an example of the configuration of the present invention. Each display) storage capacitor 23, liquid crystal pixel 22, and MOS) transistor 2
Consists of 1. Among these, one terminal 24ij of the liquid crystal element 22 is set to a common potential. Each MO8) transistor 2
The source of transistor 1 is connected to the drain terminal of MOS transistor 18 by source line 19 . The source of MOB) transistor 18 is connected to the video signal line 25 by 4d, and gradation No. 18 is added.

−万、垂直シフトレジスタ１６は、ＭＯＳトランジスタ
２１を１ライン毎に順次ＯＮ状態とする走査１５号り、
〜Ｌｌ・を発生し、ゲート線２０を通［７、各Ｍ０８ト
ランジスタを制御する。また、水平７フトレジスタ１５
は、ＭＯＳトランジスタ１８を順次ＯＮ状態とするサン
プリング信号Ｃ１〜ＣＩを発生し、ゲート線１７倉通し
、各ＭＯＳトランジスタを制御する。- 10,000, the vertical shift register 16 performs a scanning No. 15 in which the MOS transistors 21 are sequentially turned on for each line;
~Ll· is generated and passed through the gate line 20 [7, to control each M08 transistor. Also, horizontal 7 foot register 15
generates sampling signals C1 to CI that sequentially turn on the MOS transistors 18, and passes them through the gate line 17 to control each MOS transistor.

また、源ビデオ信号は、アナログ　ディジタルｆ洟回路
（以ド、Ａ／Ｄ１ｇ回路と省略する。）３０でディジタ
ル１６号に変換され、バッファレジスタ２９に人力され
る。このバッファレジスタ２９０内ｄは、ディジタル・
アナログ変換回路（以Ｆ１１３　／　Ａ回路と省略する
。）２Ｂで再びアナログ信号に変換される。Further, the source video signal is converted into a digital signal No. 16 by an analog/digital f/f circuit (hereinafter abbreviated as A/D1g circuit) 30, and inputted to a buffer register 29. d in this buffer register 290 is a digital
The signal is again converted into an analog signal by an analog conversion circuit (hereinafter abbreviated as F113/A circuit) 2B.

源ビデオ信号及び、Ｄ／ＡＩｇｌ路の出力信号（ビア第
１ａ＠）は　選択スイッチ回路２７により適宜Ａ択され
て、極性反転回路２６及び、選択スイッチ２５に加えら
れるうこの選択スイッチ２５は、ＭＯＳ）ランジスタ１
８のソースに加えるビデオ信号の極性を１フイールド毎
に切り換える。The source video signal and the output signal of the D/AIgl path (via No. 1a@) are appropriately selected A by the selection switch circuit 27, and the selection switch 25 is applied to the polarity inversion circuit 26 and the selection switch 25. )Ran resistor 1
The polarity of the video signal applied to the source No. 8 is switched for each field.

また、タイミング回路３１１ｊ、各回路部タイミング信
号を発生する。Further, a timing circuit 311j generates timing signals for each circuit section.

ここで、第４図に示した回路の動作を第５図。Here, FIG. 5 shows the operation of the circuit shown in FIG. 4.

第６図を例にとり説明する。このうち、４６図は液晶画
面をＡ、Ｂの２ブロツクに分割し、前記Ａブロックは、
液晶画素を横方向に１〜鳳、縦方向にｌ−ｊ／２と番地
付し、さらにＢブロックは、同様に横方向に１〜Ｊ１縦
方向にｊ／２＋１〜Ｊと番地付をしたものである。This will be explained using FIG. 6 as an example. Of these, in Figure 46, the liquid crystal screen is divided into two blocks, A and B, and the A block is
The liquid crystal pixels are numbered 1 to 0 in the horizontal direction and l-j/2 in the vertical direction, and the B block is similarly numbered 1 to J1 in the horizontal direction and j/2+1 to J in the vertical direction. It is.

一万、第５図は、第６図の１ブロツクの画素分の情報を
記憶するバッファレジスタを示す。（して、レジスタの
蕾地を横方向に１〜０、縦方向に１−Ｐとし、各番地に
１液晶画素の表示情報を記憶する。例えば、第４図に示
したＡ／Ｄｉｍ路３０でビデオ信号を４ビツトのディジ
タル鎗に変換する場合には、バッファレジスタの各番地
には４　Ｌｏｔに緻子化されたビデオ信号が記憶される
。10, FIG. 5 shows a buffer register that stores information for one block of pixels shown in FIG. (Then, the buds of the register are set to 1 to 0 in the horizontal direction and 1 to P in the vertical direction, and the display information of one liquid crystal pixel is stored at each address.For example, the A/Dim path 30 shown in FIG. When converting a video signal into a 4-bit digital signal, the video signal refined into 4 lots is stored in each address of the buffer register.

次に、Ａ、８画面への１込み動作につ込て説明するう今
、バッファレジスタに８画面の表示情報が記憶されてい
るとする。この場合、ノクツファレジスタの内容は、ビ
デオ信号の１フイールドの後半（：１／２フイールド）
が記憶されている。Next, in order to explain in detail the operation of loading data into 8 screens A, it is assumed that display information for 8 screens is stored in the buffer register. In this case, the contents of the output register are the second half of one field (:1/2 field) of the video signal.
is memorized.

まず、選択スイッチ回路２７で源ビデオ信号を選択し、
Ａ画面の画素ｌ、ｔ（今後、Ｃ１，１の様に表示−「る
、、、）に直接書き込む。前記した動作が終了すると選
択スイッチ回路２７でＡ／Ｄ回路２８を、４択し、８画
面のｅ１／ｌ”ｌ＋１にアナログ量に変換されたビデオ
信号を書き込む。これが終了すると、ｍｌ、、にｅｌｌ
、の情＠を書き込む。First, the selection switch circuit 27 selects the source video signal,
Directly write to pixels l, t (from now on, displayed as C1, 1 - "ru...") on screen A. When the above operation is completed, the selection switch circuit 27 selects 4 of the A/D circuits 28, The video signal converted into an analog quantity is written to e1/l''l+1 of the 8th screen. When this is finished, ml,, ell
, write @.

／ＸＫ、Ａ１１１ｉｉｉ［ｆｉのｅｌ、、に源ビデオ信
号を書き込んだ懐に、ｅ　や１．、にＩｎ１ｓｔの内容
を書き込む。/XK, A111iii [e, 1. , writes the contents of In1st to .

Ｉ／！ この後に、ｍ、、ｔにｅＩ＋１の情報を書き込む。これ
ら一連の動作をｅ、／、□、Ｉ　及びｅ　Ｊ　、　ｌま
で行なう。この結果、バッファレジスタの内容に、Ａｍ
ｔ面の表示情報が記憶される。これは、１フイールドの
前半（１／２ライールド）のビデオ信号に相当する。I/! After this, information of eI+1 is written to m, , t. These series of operations are performed until e, /, □, I and e J, l. As a result, the contents of the buffer register are changed to Am
The display information of the t-plane is stored. This corresponds to the video signal of the first half (1/2 field) of one field.

次ニ、Ｂ−面のＣ１／１１　ＩＩに源ビデオ信号を直接
書き込む。これが終了すると、Ａ画面のＣ２，。Next, write the source video signal directly to C1/11 II on the B-side. When this is finished, C2 on the A screen.

にバッファレジスタｍ、、、の内容を舊き込む。この後
に、ｍ、１にｅｊ／ｌや１１．の表示情報を誓き込む。The contents of buffer registers m, , , are stored in . After this, m, 1, ej/l and 11. Pledge the displayed information.

その次に、ｅｊ／’１６１＊！に源ビデオ信号を直接書
き込み、ｅｌ＊ｔにｍ５．、の内容ｔ−薔き込む。でし
て、ｍ７．、にｅＪ／＊＋ｔ　＋ｔの表示情報を誓き込
む。Next, ej/'161*! Directly write the source video signal to el*t, m5. , the contents of t-. So, m7. , the display information of eJ/*+t +t is pledged to .

これら一連の動作をｅｊ／　’ｌ　＋　ｌ　＋　ｅｊ　
＋　１　まで行なう。この結果、バッファレジスタに、
８画面の　　。These series of operations are ej/'l + l + ej
Continue until +1. As a result, the buffer register contains
8 screens.

ｅＩ／ｌ　、１＋Ｉ〜ｅｊ＋１の表示情報が記憶される
。これは、１フイールドの後半（ｌ／２フイールド）の
ビデオ信号に相当する。Display information of eI/l, 1+I to ej+1 is stored. This corresponds to the video signal of the latter half of one field (l/2 field).

以上述べた動作をフィールド毎に行なう。その時の様子
を第７図に示す。The operations described above are performed for each field. Figure 7 shows the situation at that time.

例えば、Ａｕｌｉ面に源ビデオ信号の１フイ一ルド信号
の前半を直接書き込む時には、Ｂｕｄｕ面にバッファレ
ジスタの内容を書き込む。また、８ｇ面に源ビデオ信号
の１フイ一ルド信号の後半ｔ−直−臀き込む時には、Ａ
１１４１１面にバッファレジスタの内容を誓き込む。For example, when directly writing the first half of one field signal of the source video signal to the Auli surface, the contents of the buffer register are written to the Budu surface. Also, when entering the second half of one field signal of the source video signal on the 8g plane,
Insert the contents of the buffer register into the 11411th plane.

この時、選択スイッチ回路２５で１フイールド毎にビデ
オ１６号の極性を切り換える。At this time, the selection switch circuit 25 switches the polarity of video No. 16 for each field.

４８図は、ｌａ７図の１部を拡大したものである。Figure 48 is an enlarged view of a portion of Figure la7.

１、時間が１つのＭＯＳ）ランジスタ１８が選択されて
いる時間である。例えば、１１時間の前半でＡ画面のｅ
ｌ、１に、さらに、後半で８画面のｅ１／ｌ、１＋１に
ビデオ信号をそれぞれ書き込む。1. Time is the time when one MOS) transistor 18 is selected. For example, in the first half of the 11th hour, e on screen A
Video signals are written to e1/l and 1+1 of the 8 screens in the latter half.

第９図は、第４−に示した信号のタイミングを示【７た
ものである。垂直シフトレジスタに８ＴＶ。FIG. 9 shows the timing of the signals shown in item 4-. 8TV in vertical shift register.

ＣＫ　Ｖ信号に加えて走査信号り、〜Ｌｊを発生し、Ｎ
１０Ｓトランジスタ２１を１ライン毎にＯＮ状態にする
。本ｓｍ例では、液晶画素を２分割していることから、
Ｌ、とＬ７．、　　（ただし、ｎ＝＝ｌ、２・・・ｊ／
２）ｔ；を同じタイミングのため、それぞれのブロック
のゲート線２０を共通接続することもできる。In addition to the CK V signal, a scanning signal ~Lj is generated, and N
The 10S transistor 21 is turned on for each line. In this SM example, since the liquid crystal pixel is divided into two,
L, and L7. , (where n==l, 2...j/
2) Since t; has the same timing, the gate lines 20 of each block can be commonly connected.

Ｍ信号は、ビデオ信号全フィールド毎に極性反転するタ
イミング信号である。The M signal is a timing signal whose polarity is inverted for every field of the video signal.

また、水平シフトレジスタに８ＴＨ，ＣＫＨ旧号を加え
てサンプリング信号０１〜Ｃｒｔ発生し、ＭＯＳ）ラン
ジスタ１８をＯＮ状帽にしていく。Further, the old numbers 8TH and CKH are added to the horizontal shift register to generate sampling signals 01 to Crt, and the MOS transistor 18 is turned on.

この時、ビデオ信号の切り換えは、ＳＬ１ｇ号で行なう
。また、Ａ／Ｄ回路でディジタルに＆Ａされたビデオ信
号をＳＬ倍信号立下りタイミングでバッファレジスタに
書き込む。At this time, the video signal is switched using SL1g. Further, the video signal digitally subjected to &A by the A/D circuit is written into the buffer register at the falling timing of the SL multiplied signal.

以上の結果、液晶画素２２に加わるイ圧Ｏ１形は第１０
図のようになる。’ａ　、”ｄ＊　Ｌでけ源ビデオ信号
が直接、液晶画素に加えられる。また、ｔ、。As a result of the above, the i pressure O1 type applied to the liquid crystal pixel 22 is the 10th
It will look like the figure. At 'a,'d*L, the source video signal is directly applied to the liquid crystal pixel.Also, at t,.

ｔ、では、バッファレジスタに記憶されたビデオ信号が
液晶画素に加えられる。なお、本実施例回路に人力され
る源ビデオ信号の電圧レベルが一定でも、各時間におけ
る電圧レベルは、厳密には一定とはならないが、実用的
には問題とならない。At t, the video signal stored in the buffer register is applied to the liquid crystal pixels. Note that even if the voltage level of the source video signal manually input to the circuit of this embodiment is constant, the voltage level at each time is not strictly constant, but this does not pose a practical problem.

第１１図、第１２図は、他の’ｊｌ！施例を示したもの
である。ここでは、画面＝ｋＡ、Ｂ、Ｃ，Ｄの４画面に
分割し、バッファレジスタ？１，２．３の３ブロツクに
分割した。Figures 11 and 12 show other 'jl! This is an example. Here, the screen is divided into four screens, kA, B, C, and D, and the buffer register? It was divided into three blocks: 1, 2, and 3.

バッファレジスタは、３／４＠面の表示情報を記憶する
。このため、ｏ＝凰、ｐ＝−Ｊとなる。The buffer register stores display information for the 3/4@ side. Therefore, o=凰 and p=-J.

第１３図けＡ、Ｂ、Ｃ，Ｄ画面への舊込みタイミンク會
示したものである。まず、Ａ画面に源ビデオｒ＝号を直
接書き込むとすると、Ｂ、Ｃ，、Ｄ画面には、バッファ
レジスタに記憶されているビデオ信号ｆｌｉｔき込む。Figure 13 shows the timing of entering screens A, B, C, and D. First, if the source video r= is directly written on the A screen, the video signal flit stored in the buffer register is written on the B, C, D screens.

この場合、各画面の書き込みは１１．ｇ９図ＶＣ示した
１、時間内で時分割で行なう。In this case, the writing on each screen is 11. g9 Figure VC shows 1. It is done in time division within the time.

まｒｃ、Ａｍ＋４のビデオ信号ｔバッファレジスタにｉ
き込んでいくう コ（ｒ）　結”４４　、’　ｓ時間でバッファレジスタ
には、Ａ、Ｃ，Ｄ画面のビデオ信号が記憶される。この
−昨を順次繰り返す。rc, Am+4 video signal t buffer register i
The video signals of the A, C, and D screens are stored in the buffer register in 44,' s time.This process is repeated sequentially.

そこで、バッファレジスタの各ブロックに記憶−さｆし
ているビデオ信号を示すと、第１４図の様になる。ｔｌ
　＋　　”！・・・け、４１３図の１１．１．・・・と
同じである。すなわち、ビデオ信号の１／４フイールド
の時１司け、ビデオ信号管直接液晶画素に−き込み、残
りの３／４フイールドの時間では、バッファレジスタに
記憶されているビデオ信号を着き込む。The video signals stored in each block of the buffer register are shown in FIG. 14. tl
+ "!...It is the same as 11.1... in Figure 413. In other words, when 1/4 field of the video signal is processed, the video signal tube is directly read into the liquid crystal pixel, and the rest is During the 3/4 field time, the video signal stored in the buffer register is received.

ｍ１５図は、液晶画素に加わる電圧波形含水したもので
ある。”ａｈ　　’＠ｅ　’ｌでは、源ビデオ信号が直
接書き込まれ、’ｋｌ’＠、’４＋ｔ１１”ｗＪ”ｈで
は、バッファレジスタにｄ己憶されているビデオ信号を
書き込む。The m15 diagram shows the voltage waveform applied to the liquid crystal pixel. In "ah'@e'l, the source video signal is written directly, and in 'kl'@,'4+t11"wJ"h, the video signal stored in the buffer register is written.

この様に、ビデオ信号の１フイ一ルド時間内に複数回書
き込むことで、液晶画素に加わる電圧の実効値を大きく
することができる。In this way, by writing multiple times within one field time of the video signal, the effective value of the voltage applied to the liquid crystal pixel can be increased.

また、本実施例と同一効果を実現するには、表示画面を
Ｎ分割し、Ｎ−１画面の表示情報を記憶するバッファレ
ジスタを設けることが可能である。Furthermore, in order to achieve the same effect as this embodiment, it is possible to divide the display screen into N parts and provide a buffer register for storing the display information of the N-1 screen.

さらに、本実施例では、ビデオ信号はアナログ普で入力
されるとしたが、ディジタルｔで入力される場合には、
第１６図に示すようにＤ／Ａ回路２８を２個用いること
で同様の効果が得られる。Furthermore, in this embodiment, it is assumed that the video signal is input as an analog signal, but when it is input as a digital signal,
A similar effect can be obtained by using two D/A circuits 28 as shown in FIG.

本考案によれば、液晶画素に印加する実効電圧を大きく
することができるため表示コントラストを高くすること
ができる。According to the present invention, since the effective voltage applied to the liquid crystal pixels can be increased, the display contrast can be increased.

また、液晶画素と並列ＫＪ続したストレージキャパシタ
を小さくすることができるため、これに要する面積を小
さくでき、表示画面を限定された小型のディスプレイが
可能となる。Furthermore, since the storage capacitor connected in parallel with the liquid crystal pixels can be made smaller, the area required for this can be made smaller, and a smaller display with a limited display screen can be realized.

さらに、液晶画素への４き込み電圧を低くできるため半
導体の耐ｌ：Ｅを低くできＬＳＩ化が容易になる。Furthermore, since the voltage applied to the liquid crystal pixel can be lowered, the resistance l:E of the semiconductor can be lowered, making it easier to integrate into an LSI.

【図面の簡単な説明】[Brief explanation of the drawing]

第１１は従来の回路ブロック図、第２図は第１図のタイ
ミング図、第３図は第１図の液晶画素にＪＪＯわる＃Ｌ
電圧波形図第４図は本発明の回路のブロック−５第５図
はバッファレジスタの番地付ｆｆ側御、第６図は表示画
面の分割側御、第７図、第８図は表示画面への書き込み
タイミング図、第９図は第４図のタイミング図、第１０
図は液晶画素に〃口わる電圧波形図、第１１図は他の実
施例によるバッファレジスタの番地付は側御、第１２図
は表示画面の分割側御、第１３図は表示画面への釜き込
みタイミング図Ｊ！１４図はバッファレジスタの内容図
、第１５図は液晶画素に加わる電圧波形図、嬉１６図は
他の実施例による回路構成図である。 １５・・・水平シフトレジスタ、１６・・・垂直シフト
レジスタ、１８．２１・・・ＭＯＳトランジスタ、２２
・・・液晶ｍｐ、２３・・・ストレージキャパシタ、２
７・・・選択スイッチ回路、２８・・・Ｄ／Ａ回路、２
９・・・４１目 茶３図 ￥４目 Ｓ 聾５０　　　　　　　聾６凹 ′４９図 −ｔ イ９０ ｗｉ １ｉ、ＩＯ呂 算ｌ１口　　　　　　　答Ｉ２０ 察！３０ ７Ｉ　　　　渇２　　　　Ａ３　　　　４千　　　　　
ルタ：ｌ＋＊躬 ￥−Ｉｓ図 ｔ、　４２　　ｉｓ　Ａａ　ｔｇ　ｔ４ノア１ｓｖｔｂ
図Figure 11 is a conventional circuit block diagram, Figure 2 is a timing diagram of Figure 1, and Figure 3 is #L instead of JJO for the liquid crystal pixel in Figure 1.
Voltage waveform diagram Figure 4 shows the block-5 of the circuit of the present invention. Figure 5 shows the addressed FF side control of the buffer register. Figure 6 shows the divided side control of the display screen. Figures 7 and 8 show the display screen. The writing timing diagram of Figure 9 is the timing diagram of Figure 4, and Figure 10 is the timing diagram of Figure 4.
The figure is a voltage waveform diagram for liquid crystal pixels, Figure 11 is a side control of buffer register addressing according to another embodiment, Figure 12 is a display screen division side control, and Figure 13 is a hook for a display screen. Timing diagram J! FIG. 14 is a diagram of the contents of the buffer register, FIG. 15 is a voltage waveform diagram applied to a liquid crystal pixel, and FIG. 16 is a diagram of a circuit configuration according to another embodiment. 15...Horizontal shift register, 16...Vertical shift register, 18.21...MOS transistor, 22
...Liquid crystal mp, 23...Storage capacitor, 2
7... Selection switch circuit, 28... D/A circuit, 2
9...41 eyes Tea 3 figures ¥ 4 eyes S Deaf 50 Deaf 6 concave '49 figures -t I90 wi 1i, IO Lusan l1 mouth Answer I20 Sense! 30 7I Thirst 2 A3 4,000
Luta: l+*躬￥-Is fig. t, 42 is Aa tg t4 Noah 1svtb
figure

Claims (1)

【特許請求の範囲】[Claims] １、少なくとも、入力−圧をスイッチングする能動素子
と、この能動素子によって直圧制御される液晶Ｉ［ｉＩ
Ｉ素とで構成される表示エレメントｔＸ−Ｙ方向にマト
リクス状に配列し、前記液晶画素に時分割で表示信号を
印加する液晶マ）　ＩＪクス表示装置において、この液
晶マトリクス表示Ｗ省に一定周期で入力される表示１６
号の周期以下で前記表示信号を前記液晶画素に印加する
ように構成したことを特徴とする液晶マトリクス駆動装
置。1. At least an active element for switching input pressure and a liquid crystal I [iI
Display elements (t) arranged in a matrix in the X-Y direction and configured to apply display signals to the liquid crystal pixels in a time-division manner Display 16 entered in
1. A liquid crystal matrix driving device, characterized in that the display signal is applied to the liquid crystal pixels at a cycle equal to or less than a period of 1.