JPS58193596A - Voice synthesizer - Google Patents
Voice synthesizerInfo
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- JPS58193596A JPS58193596A JP7529982A JP7529982A JPS58193596A JP S58193596 A JPS58193596 A JP S58193596A JP 7529982 A JP7529982 A JP 7529982A JP 7529982 A JP7529982 A JP 7529982A JP S58193596 A JPS58193596 A JP S58193596A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
この発明は、音声合成装置に関し、咎に原f声から音声
′に待機づけるいくつかのパラメータを抽出しておき、
そのパラメータから音声を合成するHFIIえばP A
ROOR−・−−−−Partial Auto O
ar −r・14tlOn )方式の音声合成装置11
に一対象とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a speech synthesis device, in which several parameters are extracted from the original f voice to make it standby,
HFII that synthesizes audio from those parameters is PA
ROOR-・----Partial Auto O
ar-r・14tlOn) type speech synthesis device 11
one target.
上記方式の音声合成装置では、一定間隔(フレーム)ご
とに各パラメータのビット配分に従い、ROM(リード
・オンリ・メモリ)K対して必豪ビット数だけデータを
請求し、轡微パラメータを次kKfll込んで発iF′
に行なう。In the above-mentioned speech synthesis device, according to the bit allocation of each parameter at regular intervals (frames), data is requested from the ROM (read-only memory) K by the required number of bits, and the minute parameter is inserted into the next kKflll. emitted at iF'
go to
この場合、上記フレーム毎に次々と読込まれた時像パラ
メータにおける離散的変化の平滑化のために%その部間
か行なわnる。In this case, in order to smooth out the discrete changes in the image parameters when read one after another for each frame, the above-mentioned part is performed.
従来の部間方式では、1フレーム毎に次のような81&
lの部間ρ為行なわnて1.h 7t oここで、Gは
目ll111kで69、Pはlfl麺であり、R−な−
しH−か補間によって形Ht洛れた嬢である。In the conventional inter-part method, the following 81&
Do the inter-departmental acts of l1. h 7t oHere, G is eyell111k and 69, P is lfl noodles, and R-na-
This is a girl whose form Ht has been changed by interpolation.
Ht −(G P)/g+F
H* = (G He ) / 8 + li +
Ha =(G−Hs )/8+HsHa = (
G Hs )/ 4 +HIHs =(G−H4)
/4+H4
”m = (G Hi )/ 4 +H@Hy
=(G Ha )/2+H・Ha =(G
Hs )/1+H@ =G上上部補間データう
ち、H麿 、Hs 、H4、H・を形成するためには
、その除数は7.6.5.及び3でなければならなhか
、上記のように8.4KIFき換える擬似l[−【吊込
ているので、かなり歪か大きいという欠点かあった。Ht − (G P) / g + F H * = (G He ) / 8 + li +
Ha = (GHs)/8+HsHa = (
GHs)/4 +HIHs = (G-H4)
/4+H4 ”m = (G Hi)/4 +H@Hy
=(G Ha )/2+H・Ha =(G
Hs)/1+H@=GUpper interpolation data, in order to form Hmaro, Hs, H4, H., the divisor is 7.6.5. And it must be 3 h or 8.4 KIF exchanged pseudo l [-] as mentioned above, so there was a drawback that it was quite distorted and large.
この発明の目的は、比蓼的藺率な(ロ)wIに19直線
性の丁ぐれ7を補間回路【具備する音声合成装置1*供
下ることVCToる。An object of the present invention is to provide a speech synthesis device 1* equipped with an interpolation circuit that has a relatively high degree of linearity.
この発明の他の目的は、以下の説明及び図−から明らか
になるであろう。Other objects of the invention will become apparent from the following description and figures.
以下、この発明を冥施ガとともに詳細に説明する。Hereinafter, this invention will be explained in detail along with the ritual treatment.
i@1図には、この発明か過用されるRAROOR方式
の音−合成装置の−’amガのブロック図か示されてh
る。Figure i@1 shows a block diagram of an overused RAROOR sound synthesizer according to the present invention.
Ru.
%[ItlJlilされなL/−hか、同図の各回路ブ
ロックは公知の半導体集積回路技術によって、1つの半
導体1Ifi板上において形成さjている。Each circuit block in the figure is formed on a single semiconductor board using known semiconductor integrated circuit technology.
この実m飼の音声合成装置は、雑音源l及びパルス列発
生帥1路2からなる音源部と、ディジタルフィルタ3.
D/ム変換器4.パラメータ補間回路5及びインターフ
ェイス6から構成さjている。This real-life speech synthesis device consists of a sound source section consisting of a noise source 1, a pulse train generator 1 and 2, and a digital filter 3.
D/MU converter4. It consists of a parameter interpolation circuit 5 and an interface 6.
上記雑f源1は、(1,[θ〕などの無声量を形成3丁
ゐために用いらn、る。パルス列発生(ロ)路2は、有
声音の音の高さに応じ7を崗期會持つパルスPIピッ千
信号に従って形成する。The miscellaneous f source 1 is used to form unvoiced quantities such as (1, [θ]). The pulse train generation (b) path 2 generates a The pulse is formed according to the PI signal during the period.
マイクロコンビエータ(図示せず)K工V発曾丁べき音
声の先頭番地か、音声データROM(図示せず)K供給
されると、ROMからフレーム鳩勘ごとのデータ(パラ
メータ)かインターフェイス6に柩シ込まnlこのイン
ターフェイス6のパラメータ復元化(ロ)路でおのおの
パラメータのビットデータ[復元化される。そして、#
を述する両開(2)[5に1り、上記パラメータの離散
的変化に対する平滑化が行なわれる。この補間回路5′
lt通したピッチ情報は、上記音源部會制御し、蚕暢及
びPAROOR係数はディジタルフィルタ3會制御する
。こnによって、原音声か復元合成され、D/ムf換器
4.外部のスピーカを介して音声か発生さnる。When the micro combinator (not shown) is supplied with the starting address of the audio to be output from the K/V or the audio data ROM (not shown), the data (parameters) for each frame is sent from the ROM to the interface 6. In the parameter restoration (b) path of this interface 6, the bit data of each parameter is restored. and,#
(2) [5-1] Smoothing is performed for discrete changes in the above parameters. This interpolation circuit 5'
The pitch information passed through the LT is controlled by the sound source section, and the pitch and PAROOR coefficients are controlled by the digital filter 3. With this, the original voice is restored and synthesized, and the D/MU converter 4. Sound is generated via an external speaker.
第2図にに、上記捕間回路5の一実施一のブロック図か
示さnている。FIG. 2 shows a block diagram of one embodiment of the above-mentioned intervening circuit 5. In FIG.
同図にお込て、記号F+で示さnて込るのは、境在[(
P又はH)と目標唾會受けて、七の差【求める減Jl[
6+路と、上記差を1/2nに除算するシフトレジスタ
からなる演算回路である。この実施例では、叫Km!I
I限さnな込か、上記シフトレジスタは上記差のデータ
te大8ビットシフトして、1/2’=1/256箇で
の除算を行なうものか用いらjて因る。In the figure, what is indicated by the symbol F+ is the boundary [(
P or H) and the target salivary meeting, the difference of 7 [required reduction Jl[
This is an arithmetic circuit consisting of a 6+ path and a shift register that divides the above difference by 1/2n. In this example, shout Km! I
The difference depends on whether the shift register shifts the difference data te by 8 bits and performs division by 1/2'=1/256.
66号り、で水爆nて込るのは、可変遅延回路でめり、
上記境在−(P又はH)t−受けて、こfl’!(上記
シフトレジスタによる除jlK腎する時間だけ遅延させ
るものである。この可変運−Ig回路DIは、脅[11
11Mさnないか、第3図の実施ガに示す↓うに、縦列
形態とさ717t4股のD型フリップフロップD?−な
いLDIP4と、各段の出力信号及び入力信号工Mを受
けて選択的に出するマルチプレクサMPXとKより構成
されている。No. 66, the hydrogen bomb was inserted using a variable delay circuit.
In response to the above state-(P or H)t-, fl'! (This is to delay the time required for the removal by the shift register. This variable operation Ig circuit DI
Isn't it 11M?As shown in the implementation example in Figure 3, it is a D-type flip-flop D with 717t and 4 crotches in a tandem configuration. - LDIP4, and multiplexers MPX and K that receive the output signals and input signal M of each stage and selectively output them.
上記演算1g回路F、におけるシフトタイゼングと上記
り酸スリップ70ツブDF、ないしDhのクロックタイ
はングとは同期かとられている。The shift tying in the arithmetic circuit F and the clock tying of the acid slip 70 DF or Dh are synchronized.
したかつて、この可変:IIa−1路D−では、最大4
ビツトのシフ)(1716の除算)までの遅延時間′に
形成することカムできる。Once upon a time, this variable: IIa-1 road D- had a maximum of 4
(bit shift) (division by 1716).
記号Flで示さtてbるのは、加31回路で69上配演
)IllglMFtの第1回目の演算データと上記町t
]!l蝙−J路Dt k通した税在値(P又はH)とr
加菖する。この加算−路IP■の出力データは、上装置
”J徐な構成の2つの可変運砥11路I)gol)st
通して1.遅延さnる。し7tかって、2つの可変j!
嬬19JIMrDa 、 D・に工って、最大8ビツ
トのシフト(17256の@N)’*での遅IJ#、時
間を形成TJ&ことかできる。The symbol Fl indicates the first calculation data of IllglMFt and the above town t.
]! l - J road Dt k passed tax value (P or H) and r
Add irises. The output data of this adder path IP is transmitted to two variable operation paths 11 of the upper device with a gradual configuration.
Through 1. It will be delayed. 7t or two variable j!
嬬19JIMrDa, D. can be modified to form a slow IJ#, time with a shift of up to 8 bits (17256@N)'*.
記号F、で示さnているのは、加算回路であり上記演算
回1に8FHの第2回目の演算データと、上記可変遅延
回路DI 、DIを通した加算回路?■の出力データと
t加算する。The symbol F, denoted by n, is an adder circuit that passes the second operation data of 8FH to the operation circuit 1 and the variable delay circuit DI, DI. Add t to the output data of (2).
そして、この加算回路?瞥の出力データは、可変j!延
回路り、を通して、時間補正か行なわれ、桶関データH
力為出力される。この補間データHFi、次の補間のた
めの埃在隨としても使用さnる。And this addition circuit? The output data of glance is variable j! Through the extension circuit, time correction is performed, and the Okoseki data H
It is output by force. This interpolated data HFi is also used as a dust inventory for the next interpolation.
この実施例回路の補間データを求める手erg4図の特
性図に従って説明する。An explanation will be given according to the characteristic diagram of the erg4 diagram for obtaining interpolated data of this embodiment circuit.
前のフレームでのデータ會PとL1次の7レームのデー
タ′kGと工、その間での16回の補間データH1ない
しH+6(G) か次のように求めらnる。The data of the previous frame P, the data 'kG' of the next 7 frames of L1, and the 16 interpolated data H1 to H+6(G) between them are determined as follows.
@11i目補間データH・は、演算回路?、#/cて、
(G−P)/16か形成され、加算回路PIでPか加え
られる。こttKより、H,=(G−P)/16+Pで
求められる。このときに、演算回路F―で1718の除
算か行なわnるため、可変遅延回路り、でに、その時間
合せのために4クロック分だffjj!在11P11遅
agnる。@Is the 11th interpolated data H. an arithmetic circuit? ,#/cte,
(G-P)/16 is formed, and P is added by the adder circuit PI. From this ttK, it can be obtained as H,=(GP)/16+P. At this time, the arithmetic circuit F- performs division by 1718, so the variable delay circuit requires 4 clocks to adjust the timeffjj! Currently 11P11 is late.
上記第1(2)目の補間データH1は、補間の盲みか1
/16で正確であるので、nnXIp+路FIでに加算
が行なわnず、加算回路?、の出力データか、七のまま
出力される。具体的には、演算回路F1の2i目の演算
データt−0としておけばよ−。The first (second) interpolation data H1 is the blindness of interpolation or 1
/16 is accurate, so the addition is not performed in the nnXIp+ path FI and the addition circuit ? The output data of , or 7 is output as is. Specifically, it should be set as the 2i-th calculation data t-0 of the calculation circuit F1.
2回−の補間データHm ri、(G−H,)/15+
H會に形成下nばよ込か、上述のように、シフトレジス
タでは、1/2” Lか形成できない。2 times − interpolated data Hm ri, (GH,)/15+
However, as mentioned above, with a shift register, it is not possible to form 1/2"L.
この実IIrANでは、簡易的にl/15の除算を竹な
うため、演貢回路Fz11I−21Ql用いるものでめ
る。In this real IIrAN, the tributary circuit Fz11I-21Ql is used to simply perform division by 1/15.
丁なわち、箒tb目では、上記同様に1/16の除算を
行ない、加算回路?、で(G Ht)/16+H1t
−形成する。そして、第2回目において、(G H+
)7256 の1131行ない、両者を加Jl 1
9! % IF @ テ加算り、テ、Hs=(G H
t)・(1/16+l/ 2 B B ) +H+とじ
て求める。可変遅延回路り諺、D魯は、上記2(2)目
の除算(1/256)に費する8ビツトシフ)K警する
時聞合せのために、8クロック分の遅延動作を行なう。In other words, in the tbth broom, division by 1/16 is performed in the same way as above, and the addition circuit? , at (G Ht)/16+H1t
- form. Then, in the second time, (G H+
)7256, line 1131 and add both Jl 1
9! % IF @ Te addition, Te, Hs = (G H
t)・(1/16+l/2 B B ) +H+. As a variable delay circuit, a delay operation of 8 clocks is performed in order to adjust the timing of the 8-bit shift required for the second (2) division (1/256).
+1/64.1/12#1/16+1/64.1/11
!;1/l 8+1/32.1/1 o#tZ16+1
/32 。+1/64.1/12#1/16+1/64.1/11
! ;1/l 8+1/32.1/1 o#tZ16+1
/32.
1/32.115ζl/6+1/1 ft 、1/3#
t/4+1/18 のようにして近似させるものであ
る。1/32.115ζl/6+1/1 ft, 1/3#
It is approximated as t/4+1/18.
上記シフトレジスタによるW7N算では、その輪間の電
みl / 2 n K工って、除算に豪する時間が異な
るので、可変遅延回路D1及びDI、DIKLって、加
算回路?、、Flの入力−データの同期tとっている。In the above W7N calculation using the shift register, the electric power between the wheels is 1/2nK, and the time spent on division is different, so the variable delay circuits D1, DI, and DIKL are addition circuits? , , Fl's input-data is synchronized t.
また、可賢遅a@路D4は、鵜関データHが一足周期毎
に出力されるように、時間補正tして込る。In addition, the time correction t is applied to the Kaken delay a@ro D4 so that the Useki data H is outputted every foot cycle.
し72:かつて、この実施fR回路では、比較的簡単な
(ロ)路によシ、より[#l近似された補間データを形
成下ゐことかできる。丁なわち、補間の重みづけr上述
のようにすることにより、約2X以下の誤差でli[−
性【満足させることかできる。72: Previously, in this implementation fR circuit, it was possible to form interpolated data more approximated by [#l] using a relatively simple (b) path. In other words, by doing the interpolation weighting r as described above, li[-
Sex [Can be satisfied.
従来の補間の1みづけ1/2n ′#−け【用いるもの
に比べれば、この実mガでは種間精度(直−性)か数1
0%以上の同上1に図ることかでき、こnに工り音質の
大幅な向上を図ることができる。[Compared to the one used in conventional interpolation, the interspecies accuracy (directness) or the number 1
It is possible to achieve the same as above 1 of 0% or more, and it is possible to significantly improve the sound quality.
この発明は、前記実施f11に一足されない。This invention is not added to the above embodiment f11.
鯖2図の実IIFAガ回路では、迦砥回路D1〜D。In the real IIFA circuit shown in Fig. 2, the circuits D1 to D.
及び加算回路Fs、IF・尋問−の回路を用−てbるこ
と19、時分割方式で共用することKよって一1路の簡
単化を図るものとしてもより0また、補間の(ロ)数は
2nに限定さnず、任意の1数とすることもできる。By using the adder circuit Fs, the IF/interrogation circuit, and sharing it in a time-sharing manner, the number of interpolations can be reduced to 0. is not limited to 2n, but can be any number.
したかって、可変フレーム長での補間には便利なものと
するごとかできる。丁なわち、基本時間のn倍のフレー
ム長に対して、’ / n 、1/n 1 r t/
n 2 、”−の補間か可能でめるからである。Therefore, it can be made convenient for interpolation with variable frame length. That is, for a frame length n times the base time, ' / n , 1/n 1 r t/
This is because it is possible to interpolate n 2 , "-.
この発明は、スペクトル符号化方式の1うに、−散的賢
化のデータ1扱う音声合成装置1に広く利用できる。INDUSTRIAL APPLICATION This invention can be widely used for the speech synthesis apparatus 1 which handles the data 1 of the 1st spectral encoding system.
111凶は、この発明か通用される音声合成装置のブロ
ック図、
第2−は、七の鵜蘭−路の一実施例を示すブロック−1
第3図は、その可変遅延回路の一実施例を示す1(2)
路図、
第4図は、上記補間回路の動作の−M會説明するための
特性図である。
l・・・雑音源、2・・・パルス列発生回路、3・・・
ディジタルフィルタ、4・・・D/ム変換器、5・・・
補間回路、6・・・インターフェイス。
第 1 図
第 2 図
第 4 図
、−!−4iユ、Jヱ、五 才カ並
ノ//2//lif’〆j2111 is a block diagram of a speech synthesis device commonly used in this invention, 2nd-1 is a block diagram showing one embodiment of the seventh Uranji, and 3rd is an embodiment of the variable delay circuit. 1 (2) indicating
FIG. 4 is a characteristic diagram for explaining the operation of the interpolation circuit. l...Noise source, 2...Pulse train generation circuit, 3...
Digital filter, 4...D/mu converter, 5...
Interpolation circuit, 6...interface. Figure 1 Figure 2 Figure 4, -! -4iyu, Jヱ, 5 years old//2//lif'〆j2
Claims (1)
2nに除算する第1の演算回路と、上紀旧皺0を受けて
、上記第1の演1!回路の第1向目の演算[11するク
ロック周期分だけ遅延させる第1の可変遅延rC1l路
と、上記第1の演算回路の第1回目の演舞出力と上記第
1の可変遅延(ロ)路の出力とを受けて両者を加算する
第2の演算回路と、上記II2の演算回路の出力を受け
て、必畳に応じて行なわに1+X れる上記第1の演算回路の172 の除算【含む第2
回目の演算に書するクロック周期分だけ遅延させる第2
の可変遅延回路と、上記第1の演算−1路の1s2(ロ
)目の演算出力と上記第2の可変運低Igl路の出力と
tliけて両者tmxする第3の演算回路とt含み、上
記第3の演算出力に基づbて部間データを形成する部間
回路會真備することt−物像とする音声合成装置。[Claims] After receiving the ali&T and the old elutriation 0, the difference 'kl/ between the two is calculated.
The first arithmetic circuit that divides by 2n and the above first operation 1! A first variable delay rC1l path that delays the first operation of the circuit by a clock period of 11, and a first performance output of the first calculation circuit and the first variable delay (b) path. and a second arithmetic circuit which receives the output of the above-mentioned arithmetic circuit II2 and adds the two together; 2
The second operation is delayed by the clock period written in the second operation.
a variable delay circuit, a third arithmetic circuit that performs tmx on both the 1s2 (b)th arithmetic output of the first arithmetic-1 path and the output of the second variable Igl path; , an inter-part circuitry for forming inter-part data based on the third calculation output;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7529982A JPS58193596A (en) | 1982-05-07 | 1982-05-07 | Voice synthesizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7529982A JPS58193596A (en) | 1982-05-07 | 1982-05-07 | Voice synthesizer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58193596A true JPS58193596A (en) | 1983-11-11 |
Family
ID=13572225
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7529982A Pending JPS58193596A (en) | 1982-05-07 | 1982-05-07 | Voice synthesizer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58193596A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5632199A (en) * | 1978-04-28 | 1981-04-01 | Texas Instruments Inc | Parameter interporator for sound synthesizer |
JPS56121099A (en) * | 1980-02-27 | 1981-09-22 | Matsushita Electric Ind Co Ltd | Interpolating device for voice synthesizer |
-
1982
- 1982-05-07 JP JP7529982A patent/JPS58193596A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5632199A (en) * | 1978-04-28 | 1981-04-01 | Texas Instruments Inc | Parameter interporator for sound synthesizer |
JPS56121099A (en) * | 1980-02-27 | 1981-09-22 | Matsushita Electric Ind Co Ltd | Interpolating device for voice synthesizer |
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