JPS58192078A - Bit image memory processing system - Google Patents
Bit image memory processing systemInfo
- Publication number
- JPS58192078A JPS58192078A JP57076074A JP7607482A JPS58192078A JP S58192078 A JPS58192078 A JP S58192078A JP 57076074 A JP57076074 A JP 57076074A JP 7607482 A JP7607482 A JP 7607482A JP S58192078 A JPS58192078 A JP S58192078A
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- JP
- Japan
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- image memory
- character
- bits
- bit
- line
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
発明の対象
本発明は、ビット・イメージ・メモリ処理方式%式%
コンピュータ、あるいはワードプロセッサ略に用いられ
るORTまたは高速プリンタ制御回路のビット・イメー
ジ・メモリ処理方式に関する。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention The present invention relates to a bit image memory processing method for an ORT or high-speed printer control circuit used in a computer or a word processor.
従来技術
従来より、文書およびグラフ等fORTに表示したり、
あるいは高速プリンタに出力したりする場合、グラフィ
ック制御は路、プリンタ制御回路の1ペ一ジ分の出力を
イメージ・メモリに書キ込み、これを読み出して出力装
曾に出力する。このようなイメージ・メモリ1備えたO
I’lTあるいは高速プリンタにおいて%A/N(英数
字)および漢字等の文字をイメージ・メモリに書き込む
際、文字の切れ目がバイト単位で送れない場合がある。Prior Art Conventionally, documents, graphs, etc. can be displayed on fORT,
Alternatively, when outputting to a high-speed printer, the graphic control circuit writes one page's worth of output from the printer control circuit into the image memory, reads it out, and outputs it to the output device. O with such an image memory 1
When writing characters such as %A/N (alphanumeric characters) and Chinese characters to the image memory in an I'IT or a high-speed printer, there are cases where the character breaks cannot be sent in byte units.
例えば、第1図に示すように、メモリが8ビツト(1バ
イト)単位で構成され、文字のボディ7エイス(E F
)が9ビツトで、レター7エイス(Ll)が8ビツトの
場合には、これkORTに表示するためには、最初の文
字Aでメモリのバイトの切れ目(で示す)より1ビット
余分に送出し、次の文字Bではメモリの切れ目より2ビ
ット余分に送出し、次の文字0ではメモリの切れ目より
3ビット余分に送出しなければならない。従来は、これ
全ソフトウェアで制御しているが、時間がかかりすぎる
ため実用に供しない。また、ノ1−ドウエア!制御した
場合には、回路がきわめて複雑となり、コストアップを
招く。For example, as shown in FIG.
) is 9 bits and letter 7/8 (Ll) is 8 bits, in order to display this on kORT, the first character A must send 1 bit more than the byte break (indicated by ) in memory. , the next character B must send 2 bits more than the memory break, and the next character 0 must send 3 bits more than the memory break. Conventionally, all of this has been controlled by software, but it is not practical because it takes too much time. Also, no 1-do wear! If controlled, the circuit would be extremely complicated, leading to increased costs.
発明の目的
本発明の目的は、このような従来の問題を改着するため
、ソフトウェアとハードウェアの両方を使用して、比較
的低コストで、かつ高速にイメージ・メモリへの書き込
みが可能なピッ)・イメージ・メモリ処理方式全提供す
ることにある。OBJECT OF THE INVENTION An object of the present invention is to solve these conventional problems by providing a method that enables writing to image memory at relatively low cost and at high speed using both software and hardware. The purpose is to provide a full range of image memory processing methods.
発明の紅括的舘明
上記目的全達成するため、本発明のビット・イメージ・
メモリ処理方式は、イメージ・メモリを具備したOR〒
あるいはプリンタ等の処理装置において、キャラクタ・
ジェネレータから取り出された1文字1行分のビット・
パターン・データを文字の切れ目からずれて出力する際
のずれのビット数だけシフトするレジスタと、上記ずれ
のビット数だけマスク・ビット1立ててセットするレジ
スタを有し、上記シフト・レジスタの出力とマスタ・レ
ジスタの出力の論理積をとって上記イメージ・メモリに
書き込むことを特徴とする。Summary of the Invention In order to achieve all of the above objects, the bit image and
The memory processing method is OR with image memory.
Or, in a processing device such as a printer, character
The bits for each character and line extracted from the generator
It has a register that shifts the pattern data by the number of bits of the shift when outputting it with a shift from the character break, and a register that sets a mask bit by the number of bits of the shift. It is characterized in that the outputs of the master registers are ANDed and written to the image memory.
発明のsm例
第2図は、#1図の文字全出力するためのイメージ・メ
モリの内容を示す図である。sm example of the invention FIG. 2 is a diagram showing the contents of an image memory for outputting all characters in FIG. #1.
第1図の文字A、 B、 O・・・YrORTに表示す
る場合、OR〒の画面1ページ′t−1ライン目、2ラ
イン目、3ライン目の順に8ライン目まで走査すること
により、最上段1行目の文字W′に表示し、次の2行目
の文字群も同じようにして8ライン走査することにより
表示する。この場合、イメージ・メモリの内容は、第2
図に示すように、1行のビットbc、〜b、と次の行の
ビットb、にムの1ライン目のビツシ・パターン・デー
タが書き込まれ、2行目のピッ)b0〜b、と3行目の
ピッ)bo、b。When displaying characters A, B, O...YrORT in Figure 1, by scanning page 1't-1st line, 2nd line, and 3rd line of OR〒 in order up to the 8th line, The character W' on the first line at the top is displayed, and the next second line of characters is displayed by scanning 8 lines in the same manner. In this case, the contents of the image memory are
As shown in the figure, the bit pattern data of the first line is written to bits bc, ~b of the first row and bit b of the next row, and the bit pattern data of the second row is written to bits b0~b of the second row. 3rd line beep) bo, b.
に1の1ライン目のパターン・データが書き込まれ、3
行目のビット1.〜b、と4行目のビットb。The pattern data of the first line of 1 is written to 3.
Bit 1 of row. ~b, and bit b in the fourth line.
〜b、に0の1ライン目のパターン・データが書き込ま
れている。そして、ボディ7エイス(B F)がバイト
の切れ目で切れないため、文字の切れ目にスペース(s
p) ドラ)を挿入する。The pattern data of the first line of 0 is written in ~b. Then, because the body 7 ace (B F) cannot be cut at the end of the byte, there is a space (s) at the end of the character.
p) Insert dora).
第3図は、文字Bのキャラクタ・パターンを示す図であ
る。FIG. 3 is a diagram showing the character pattern of the letter B.
すなわち、午ヤラクタ・パターン・ジェネレータ(CO
)の文字Bのエリアには、第3図に示すビット・パター
ンが格納されている。通常のように、ボディ7エイス(
BIF)が1バイトの場合には、1ライン目から8ライ
ン目まで順次読み出して、イメージ・メモリの各ライン
ごとの文字Bの位置にそのまま1バイトずつ書き込めば
よいが、ボディ7エイス(BP)が9ビット以上の場合
には、キャラクタ・ジェネレータから読み出したlライ
ン目から8ライン目までをイメージ・メモリには第2図
に示すような配置で書き込まなくてはならない。That is, the CO Yarakuta Pattern Generator (CO
) The bit pattern shown in FIG. 3 is stored in the area of the letter B. As usual, body 7 ace (
If BIF) is 1 byte, you can read the 1st line to the 8th line sequentially and write 1 byte at a time in the position of the character B for each line in the image memory. If the number of bits is 9 bits or more, the 1st line to the 8th line read from the character generator must be written into the image memory in the arrangement shown in FIG.
第4図は、本発明の動作原理図である。FIG. 4 is a diagram illustrating the operating principle of the present invention.
第4図では、第3図に示す文字Bの2ライン目全イメー
ジ・メモリに第2図に示すような配置に書き込むための
方法を示している。すなわち、第2図の2ライン目の2
行目のビットb、、b、 にはスペースとその他の文
字が書き込まれており、ビットb、〜b、のみに文字B
の2ライン目のパターン・データが書き込まれる。FIG. 4 shows a method for writing into the second line full image memory of the character B shown in FIG. 3 in the arrangement shown in FIG. In other words, 2 on the 2nd line in Figure 2.
Spaces and other characters are written in bits b, , b, of the row, and the character B is written only in bits b, ~b.
The second line of pattern data is written.
第4 VJ(&)は文字Bの2ライン目のバイトを読み
出した内容であり、これ全シフト・レジスタにより2回
シフトさせて、羊4図(b)に示すビット配列にする。The fourth VJ (&) is the content read from the second line byte of character B, which is shifted twice by the full shift register to form the bit array shown in Figure 4 (b).
本発明では、シフト・ライトkn回行ったとき、マスク
・ビットfn個立てる。第4図(b)では2@のシフト
・ライトを行っているので、第4図(0)に示すように
、2個分(b、1b1)のマスク・ビットを立てる。そ
して、イメージ・メモリに書き込む際には、第4図cb
)の内容と第4図(0)の内容の論理積【とって第4図
(+1)のピッF内容にして書き込む。In the present invention, when shift writing is performed kn times, fn mask bits are set. In FIG. 4(b), a 2@ shift write is performed, so two mask bits (b, 1b1) are set as shown in FIG. 4(0). Then, when writing to the image memory,
) and the contents of Figure 4 (0) [take the logical product] and write it as the PIF content of Figure 4 (+1).
本発明では、ソフトウェアとハードウェアの両方を使用
し、第4 WJ (a)のレジスタのセットと第4el
J (o)のマスク・ビットのセット全ソフトウェアで
行い、第4図(b)のシフト動作と@4図(、i)の論
理積操作と、イメージ・メモリへの書込操作全ハードウ
ェアにより行う・
ff15図は、本発明の実施例を示すビット・イメージ
・メモリ処理系のプルツク図である。1はマイクロ・プ
四七ツサ、2はROM/RAM 、3はキャラクタ・ジ
ェネレータ(CG)、’はイメージ・メモリ (工MG
M)で、1ビツトX 11 Kバイトのシフト・レジス
タ、5はキャラクタ・ジェネレータ3t−シフト・ライ
トするシフト・レジスタ、6はシフト・ライトするカウ
ンタ(SIFT 0NT)、6′はカウンタ6をセッ
トするラッチ、7はアンド・ゲート、8はビット・マス
クレジスタ(MA RKREG)、Qはメモリのチップ
・セレクト信号O3とビット・マスクレジスタ8の出力
とのアンド・ゲートで、ゲート出力全イメージ・メモリ
Lのチップ・セレクトするアンド・ゲート、10はDM
A (Miroot Memory Access
)コントローラである。The present invention uses both software and hardware to set the registers of the 4th WJ (a) and the 4th el
The setting of the mask bit in J (o) is performed by all software, the shift operation in Figure 4(b), the AND operation in Figure 4(, i), and the write operation to the image memory are performed by all hardware. Figure 15 is a pull diagram of a bit image memory processing system showing an embodiment of the present invention. 1 is a micro program, 2 is a ROM/RAM, 3 is a character generator (CG), and ' is an image memory (MG).
M), 1 bit x 11 Kbyte shift register, 5 is the shift register for character generator 3t-shift/write, 6 is the counter for shift/write (SIFT 0NT), and 6' sets counter 6. Latch, 7 is an AND gate, 8 is a bit mask register (MARKREG), Q is an AND gate between the memory chip select signal O3 and the output of bit mask register 8, and the gate outputs the entire image memory L. Chip select AND gate, 10 is DM
A (Miroot Memory Access
) is a controller.
坑6図は、本発明の実施例1示すビット・イメージ・メ
モリ処理の70−チャートであるO第δ図、jlk6図
により、ソフトウェアおよびノ1−ドウエアの動作を説
明する。Figure 6 explains the operation of software and software using Figure 6 and Figure 6, which are 70-charts of bit image memory processing shown in the first embodiment of the present invention.
失す、ステップ11では、OGアドレスを示す桁カウン
タ(K]jTA 01iT)と、シフト・カウンタ(
8工FT 0NT)6と、マスク・レジスタ(MムS
K ”e)8ト、イメージ・メモリ4のアドレス(工
MG ADR)とtlすべて0”にイニシャライズす
る。次に、ステップ12で、シフトする回数(8工FT
0NT)fラッチ6′にセットし、マスク・ビット
をマスク・レジスタ8にセットし、さらに桁カウンタ(
[lTA 0NT) よりaGのアドレスyDMA
10にセットし、イメージ・メモリ4のアドレスと転送
カウンタの値もDMAl0にセットして、起動をかける
(ステア213)。In step 11, the digit counter (K]jTA 01iT) indicating the OG address and the shift counter (
8 FT 0NT) 6 and mask register (MMU S
K ``e)'' Initialize the image memory 4 address (MG ADR) and tl to all 0''. Next, in step 12, the number of shifts (8 FT
0NT) f latch 6', set the mask bit in mask register 8, and then set the digit counter (
[lTA 0NT) From aG address yDMA
10, the address of the image memory 4 and the value of the transfer counter are also set to DMA10, and activation is performed (steer 213).
これ以後は、ハードウェアにより処理される。After this, processing is done by hardware.
すなわち、バイト転送ごとの初めに、ラッチ6′からシ
フト・カウンタ6にシフト回数がセットされる。そして
、CG3のデータが読み出され、シフト・レジスタbに
セットされると、アンド・ゲート7でシフト・カウンタ
6のシフト出力がクロ ′□フッタ(OLK)に同
期してシフト・レジスタ6に人力することによりシフト
回数分だけシフトされる。That is, at the beginning of each byte transfer, the number of shifts is set in the shift counter 6 from the latch 6'. Then, when the data of CG3 is read out and set in shift register b, the shift output of shift counter 6 is manually input to shift register 6 by AND gate 7 in synchronization with the clock footer (OLK). By doing this, it is shifted by the number of shifts.
その後、イメージ・メモリ4に書き込まれるとき、アン
ド・ゲート9によってマスクされるビットはチップ・セ
レクト信号(O3)が送出されないので、そのピッFは
メモリの内容が変更されず、マスクされないビットのみ
がイメージ・メモリ4に書き込まれる。これ全、DMA
回路10により、転送バイト分だけ繰り返し行う。86
図のステップ14でDMA11作が終了したか否か全判
断し、終了したならばステップ15でイメージ・アドレ
ス(AMG ADR)を+8だけ逆ませ、例えば策2
図におけるlライン目の3行目にかかったBのエリアの
書き込みに移る。ステップ16で前のステップ12と同
一の処理を行うのであるが、前と異なる点はマスクする
ビットが左側でなく右側となることである。したがって
、マスク・レジスタ8にマスク・ビット全セットすると
き、フンプリメント (補数)°としてセットする。つ
まり、第4図(c)に示す前の行のビット位置は”0″
と“1″が学になるのである。ステップ17で、DMA
に起動をかけてイメージ・メモリ4への書き込みを実行
する。ステップ18でDMA動作が終了したことt検出
したならば、次のステップ19では、シフト回数があと
1回で8回になるか否かを判断し、まだであれにステッ
プ21でマスク・レジスタ8をキャリーt”l”にして
シフト・ライトして、次の文字の貴き込みに移る。また
、あと1回で8回になるのであれば、ステップ20でシ
フト・カウンタ6t”O”、マスク・レジスタ8を′O
11にして、イメージ・アドレス(工MG ADH)
Yr+8だけカウント・アップし、次の文字の書き込
みに移る。Thereafter, when writing to the image memory 4, the chip select signal (O3) is not sent to the bits masked by the AND gate 9, so the contents of the memory are not changed for the bits F, and only the bits that are not masked are Written to image memory 4. All this, DMA
The circuit 10 repeats the process for the number of transferred bytes. 86
In step 14 of the figure, it is determined whether or not the DMA11 work has been completed, and if it has been completed, the image address (AMG ADR) is inverted by +8 in step 15, for example, plan 2.
The process moves on to writing in area B, which covers the third line of the lth line in the figure. In step 16, the same processing as in step 12 is performed, except that the bit to be masked is on the right side instead of on the left side. Therefore, when all mask bits are set in mask register 8, they are set as complements. In other words, the bit position in the previous row shown in FIG. 4(c) is "0"
And "1" becomes learning. In step 17, the DMA
, and executes writing to the image memory 4. If it is detected in step 18 that the DMA operation has ended, in the next step 19 it is determined whether the number of shifts will become 8 with one more shift, and if it is not yet, in step 21 the mask register 8 is is a carry t"l", shift write, and move to the next character. Also, if one more time will result in eight times, in step 20 the shift counter 6t is set to "O" and the mask register 8 is set to 'O'.
11, image address (MG ADH)
Count up by Yr+8 and move on to writing the next character.
また、ステップ22では、桁カウンタ、(KETAON
T)、つまりOGアドレスが残り11N地で終了するか
否かを判断し、またであればステップ12に戻って例え
ば、次の叉状Oの書き込みのための準備処理を行う。Also, in step 22, a digit counter, (KETAON
T), that is, whether or not the OG address ends at the remaining 11N locations, is determined, and if so, the process returns to step 12 to perform preparation processing for writing the next pronged O, for example.
このようにして、ソフトウェアは、パラメータのセット
たけであるため比較的短時間で実行でき、またハードウ
ェアも比較的簡単なM路で実現できるO
なお、実施例では、イメージ・メモリ4、およびキャラ
クタ・ジェネレータの1文字エリアが8ビットの場合に
ついて述べたが、16ビツト、あるいは24ビツトの場
合でも、全く同じようにして実現できる。In this way, the software can be executed in a relatively short time since it only requires setting parameters, and the hardware can also be implemented using a relatively simple M path. - Although we have described the case where one character area of the generator is 8 bits, it can be realized in exactly the same way even if it is 16 bits or 24 bits.
発明の効果
以上説明したように、本発明によれば、ソフトウェアと
ハードウェアの両方を使用するので、文字のボディ7エ
イスとレター7エイスが異なる場合でも、比較的低コス
トの回路で、かっ知い処理時間でイメージ・メモリに書
き込むことができる。Effects of the Invention As explained above, according to the present invention, since both software and hardware are used, even if the character body 7-eighth and the letter 7-eighth are different, it can be done easily and easily with a relatively low-cost circuit. can be written to image memory in a short processing time.
坑1図は文字のボディフェイスとレター7エイスが異な
る場合の説明図、館2図は慎1図の文字を出力するため
のイメージ・メモリの内容を示す図、第3図は文字Bの
キャラクタ・パターンを示す図、賦4図は本発明の動作
原理図、第5図は本を
発明の*地利を示すビット・イメージ・メモリ処理系の
ブロック図、学6図は本発明の実施例を示すビット・イ
メージ・メモリ処理の70−チャートである。
l:マイクロ・ブ田セッサ(OPU) 、2 :ROM
/RAM 、3 +キャラクタ・ジェネレータ(OG
)、4:イメージ・メモリ、5:シフト・レジスタ、6
:シフト・ライトするカウンタ、6′:カウンタ・セッ
ト用ラッチ、7、Q:アンド。
ゲート、8:ビット・マスク・レジスタ、1o:1)M
Aコントローラ。
特許■縦1人 株式会社 リ コ −Figure 1 is an explanatory diagram when the body face of the character and letter 7/8 are different. Figure 2 is a diagram showing the contents of the image memory for outputting the characters in figure 1. Figure 3 is the character of letter B.・Diagrams showing patterns, Figure 4 is a diagram of the operating principle of the present invention, Figure 5 is a block diagram of a bit image memory processing system showing the advantages of the invention, and Figure 6 is a diagram of an embodiment of the present invention. 70-chart of bit image memory processing shown in FIG. l: Micro Buta processor (OPU), 2: ROM
/RAM, 3 + character generator (OG
), 4: Image memory, 5: Shift register, 6
: Counter for shift/write, 6': Latch for counter setting, 7, Q: AND. Gate, 8: Bit Mask Register, 1o: 1) M
A controller. Patent ■ Vertical 1 person Ricoh Co., Ltd. -
Claims (1)
の処理装置において、キャラクタ・ジェネレータから取
り出された1文字1行分のビット・パターン・データを
、文字の切れ目からずれて出力する際のずれのビット数
だけシフトするレジスタと、上記ずれのビット数だけマ
スク・ビットを立ててセットするレジスタ1有し、上記
シフト・レジスタの出力とマスク・レジスタの出力の論
理積をとって上記イメージ・メモリに書き込むことを特
徴とするビット・イメージ・メモリ処理方式。In a processing device such as an ORT or a printer equipped with an image memory, the number of bits of deviation when outputting bit pattern data for one character and one line taken from a character generator with deviation from character breaks. It has a register for shifting and a register 1 for setting mask bits by the number of bits corresponding to the above-mentioned deviation, and performs the logical product of the output of the shift register and the output of the mask register and writes it to the image memory. Features a bit image memory processing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57076074A JPS58192078A (en) | 1982-05-06 | 1982-05-06 | Bit image memory processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57076074A JPS58192078A (en) | 1982-05-06 | 1982-05-06 | Bit image memory processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58192078A true JPS58192078A (en) | 1983-11-09 |
Family
ID=13594653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57076074A Pending JPS58192078A (en) | 1982-05-06 | 1982-05-06 | Bit image memory processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58192078A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58214978A (en) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | Page editing system |
JPS60209880A (en) * | 1984-02-28 | 1985-10-22 | Fujitsu Ltd | Write controller of image memory |
JPS60260989A (en) * | 1984-06-08 | 1985-12-24 | 株式会社日立製作所 | Pattern display system for desired position |
US5729725A (en) * | 1995-10-19 | 1998-03-17 | Denso Corporation | Mask data generator and bit field operation circuit |
-
1982
- 1982-05-06 JP JP57076074A patent/JPS58192078A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58214978A (en) * | 1982-06-09 | 1983-12-14 | Hitachi Ltd | Page editing system |
JPS60209880A (en) * | 1984-02-28 | 1985-10-22 | Fujitsu Ltd | Write controller of image memory |
JPH0426137B2 (en) * | 1984-02-28 | 1992-05-06 | Fujitsu Ltd | |
JPS60260989A (en) * | 1984-06-08 | 1985-12-24 | 株式会社日立製作所 | Pattern display system for desired position |
US5729725A (en) * | 1995-10-19 | 1998-03-17 | Denso Corporation | Mask data generator and bit field operation circuit |
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