JPS581887A - Refresh controlling system of main memory - Google Patents
Refresh controlling system of main memoryInfo
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- JPS581887A JPS581887A JP56099200A JP9920081A JPS581887A JP S581887 A JPS581887 A JP S581887A JP 56099200 A JP56099200 A JP 56099200A JP 9920081 A JP9920081 A JP 9920081A JP S581887 A JPS581887 A JP S581887A
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Abstract
Description
【発明の詳細な説明】
本発明は、ダイナき、り型ＭＯ８ＲＡＭを用いたメイン
メモリのりフレッシー制御方弐に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a main memory flexible control method using a dynamo-type MO8RAM.
一般の汎用計算機システムに於けるメインメモリのす７
レツシ、制御は、できるだけ処理装置（例えば中央処理
装置ＣＰＵ或いはチャネルプロセッサＣＨＰ）のアクセ
スの支障とならない様に低い優先度でインターリーブ単
位すなわれ、ある一定の期間内にＩＬｌｌｌ（ＬＮはラ
イン）分が終了する様に時間監視を行なっている。ここ
でインターリーブとは、経済性等の理由で比較的動作速
度の遅いＲＡＭを用いたとき等に、スループットを向上
させる目的でメインメモリを個々に制御可能な多数のブ
ロックに分割して扱う、その各プロ、りを指し、１１Ｌ
（ＩＬはインターリーブ）は例えば８１（Ｂはバイト）
毎の区切）と定義される。また１ＬＪＩとは、例えば４
４”ＲＡＭであれば２５６”ｘ２５６ｂ（ｂはビット）
のマトリクスで構成されるのでそのうちのビ、つまｊｌ
）２５６ｂのセル列を指□す。゛但し、一般に大容量の
メインメモリは多数のＲＡＭ素子（６ａ”ＲＡＭ等を指
す）を用いるので、各ＲＡＭ素子に共通のラインを総称
して単に１％′″という。Main memory in a general-purpose computer system 7
Receive and control are performed in interleave units with a low priority so as not to interfere with the access of the processing unit (for example, central processing unit CPU or channel processor CHP), and ILllll (LN is line) minutes are processed within a certain period of time. The time is monitored to ensure that the process is completed. Here, interleaving refers to a process in which main memory is divided into a large number of individually controllable blocks for the purpose of improving throughput, such as when using relatively slow RAM for economical reasons. Each professional refers to 11L
(IL is interleaved) is for example 81 (B is byte)
each interval). Also, 1LJI means, for example, 4
4” RAM is 256” x 256b (b is bit)
Since it is composed of a matrix of
) 256b cell column □. However, since a large-capacity main memory generally uses a large number of RAM elements (6a'' RAM, etc.), the line common to each RAM element is collectively referred to simply as 1%''.
上述し念す７レクシ、制御方式は、時間監視の結果残り
の時間が少なくなってくると、低い優先度を高い方へ変
更し、一定期間内Ｋ Ｑフレ、シ。The above-mentioned control system changes the low priority to the high priority when the remaining time becomes short as a result of time monitoring, and the KQ frequency and shift are performed within a certain period of time.
が終了する事を保障している。ところがこのリフレッシ
ュ方式を科学技術専用の特殊な計算機、例えばベクトル
プロセッサにそのま＼適用すると次の様な問題を生じる
。（１）一般にベクトル演算に於けるメインメモリのア
クセスは、アドレス上連続するデータを高速に、かつ高
いスループ、トでアクセスする事が要求される。しかし
、リフレッシュをインターリーブ単位で行なうと、上期
一定期間に於て全インターリーブ数と等しい回数だけ特
定インターリーブを“ＢＵＳＹ ”にしなければならな
い。従って、ベクトルユニ、トからメインメモリへのア
クセス途リフレッシュによって邪魔される確率は汎用計
算機と比較して高くなる。（２）シかも、ベクトルプロ
セッサではメインメモリへのアクセスのスループッ）を
向上させるために１インターリーブ数を増加する傾向に
あるので（１）の問題がより大きくなる。is guaranteed to end. However, if this refresh method is directly applied to a special computer dedicated to science and technology, such as a vector processor, the following problems arise. (1) In general, main memory access in vector operations requires accessing consecutive data at high speed and with a high throughput. However, if refresh is performed in units of interleave, a specific interleave must be set to "BUSY" a number of times equal to the total number of interleaves in a certain period of the first half. Therefore, the probability that access from the vector unit to the main memory will be interrupted by refresh is higher than in a general-purpose computer. (2) However, in vector processors, the number of interleaves tends to be increased in order to improve the throughput of access to the main memory, so the problem in (1) becomes even more serious.
本発明は、ベクトルユニセ、すのようにメインメモリに
頻繁にアクセスする性質を持つシステムで、該アクセス
に対する妨害を極力抑圧する形でリフレッシュしようと
するもので、その特徴とするところはダイナミ、り型の
ランダムアクセスメモリ素子で構成されたメインメモリ
を複数のインタリープに分割して各インタリープ管独立
にアクセス可能としたシステムの該メインメモリのす７
し、シュ制御方式において、リフレ、シ１時には全ての
インタリープに同時にアクセスして各メモリ素子内のセ
ルをライン単位でリフレッシュするようにし、また各ラ
イン毎に割当てられた一定のリフレ、ン１周期内では必
ず１回該当するラインのりフレッノ、を行ない、さらに
通常のメモリアクセスに対するリフレッシュの優先度ｔ
−ｍリフレ、シ１周期の始めは低くそして終りにかけて
高く 。The present invention attempts to refresh a system that frequently accesses the main memory, such as a vector unice, in a manner that suppresses interference with the access as much as possible. The main memory of the system is divided into a plurality of interleaps, each of which is made up of random access memory elements of the same type, and each of the interleaves can be accessed independently.
However, in the refresh control method, all interleaps are accessed simultaneously at the time of refresh, and cells in each memory element are refreshed line by line, and a constant refresh rate is assigned to each line. The corresponding line is refreshed once within the memory, and the refresh priority relative to normal memory access is set to t.
-m reflation, low at the beginning of the 1 cycle and high towards the end.
なる様に時間監視して、紋り７レクシ１周期内の最適す
７し、シ１時期を決定する点にある。以下、図示の実施
例を参照しながらこれを詳細に説明する。The point is to monitor the time so as to determine the optimum timing within one cycle of the pattern and the timing of the pattern. This will be explained in detail below with reference to illustrated embodiments.
前述したように６４１ビ、） ＲＡＭ素子は２５６Ｌ″
×２５６ のマトリクスで構成され、１回のリフレ、シ
ュで１Ｌ′（２５６ｂ）がりフレッシュされる。As mentioned above, the RAM element is 256L''
It consists of a ×256 matrix, and 1L' (256b) is refreshed with one refresh.
従って１個のＲＡＭ素子全体をリフレッシュしようとす
ると２５６回のり７し、クユが必要となる。Therefore, if one attempts to refresh the entire RAM element, it will take 256 times and a memory will be required.
例えば１個のＲＡＭ素子全体のりフレ、シュ間隔が最大
１６ｒｎＩとすれば、このＲＡＭ素子に対して１６””
内に２５，６１５１、つｔす６２μｍ内ＶＣ１回ｆ）１
１１合いで各ラインに対するリフレッシ、処理を順番に
行なわなければならない。一般のリフレッシ１時間監視
制御は、ハードウェア量の減少と制御の簡単化の九めに
ＩＬＮ単位に行なわれている。つまり、システム内に存
在するすべての上記ＲＡＭ素子の１Ｌゞが６２μｓでリ
フレッシュされるように制御する。For example, if the total slope and spacing of one RAM element is a maximum of 16 rnI, then 16"" for this RAM element.
25,6151 within, 1 VC within 62μm f) 1
At the 11th stage, each line must be refreshed and processed in turn. General refresh one-hour monitoring control is performed on an ILN basis in order to reduce the amount of hardware and simplify control. In other words, control is performed so that 1L of all the above-mentioned RAM elements existing in the system are refreshed every 62 μs.
ｗＥ１図は２５６”容量（ＭＢはメガバイト）のメイン
メモＩＪＭ８の構成図で、２５６ ＶＣ分割された例で
ある。１１Ｌは８１（本例では７２ビ、ト）であり、ま
た斜線部は１個の６４ ＲＡＭ 素子である。Figure wE1 is a configuration diagram of the main memory IJM8 with a capacity of 256" (MB is megabyte), and is an example in which it is divided into 256 VCs. 11L is 81 (72 bits in this example), and the shaded area is one memory. 64 RAM elements.
従ってｓ ２ ｆＬは５２Ｘ８”Ｘ２Ｘ６４’ピツトで
ある。Therefore, s 2 fL is a 52X8''X2X64' pit.
メモリコントロールユニ、）ＭＣｕ＊にらメインメモリ
ＭＳへのアクセススループットは８１×８メサイクルで
あ抄、各メモリアクセスコントローラＭＡＣはそれぞれ
３２１Ｌを制御対象とする。ＭＣＵには２５６”の°Ｂ
ＵＯＹ”状態を個々に監視する。The access throughput to the main memory MS is 81×8 memory cycles, and each memory access controller MAC controls 321L. MCU has 256”°B
UOY” status individually.
２５６ピツトの＠ＢＵＳＹ ’フラグＦＧｅ〜Ｆ’ｃ＊
ｓｉ力ＩＪて、このフラグが１オフ”のインタリープに
対してのみアクセスを起動する事ができる。８台のＭＡ
Ｃφ０〜÷７はＭＣＵによって指定されたアト。256 pit @BUSY 'flag FGe~F'c*
With power IJ, access can only be activated for interleaps with this flag set to 1 off. 8 MAs
Cφ0 to ÷7 are addresses specified by the MCU.
Ｖスを使って各３２１＆の中の１個に対して毎サイクル
８″単位のアクセス管起動する事ができる。Using the Vs, access tubes can be activated in units of 8'' every cycle for one of each 321&.
本発明では１度［２５６１ＬＸ８”（７２ビツト）×２
をリフレッシ、する。この領域が破線で示すＡ Ｒ１＋
Ａ Ｒ雪であシ、１回当シのリフレッシ、では従来の
２５６倍に相当するＭ ＣＵ ７５１８台のＭＡＣφ０
〜φ７に対して同時にリフレ、シｘｆｉ−起動すると、
それぞれのＭＡＣは自分自身に接続されている５２”Ｘ
８” （７２ビツト）×２のすべてのＲｈＭ素子の１
ｔリフレッシ、する。このときＭＣＵはり７し、シ、
による＠ＢＵ８Ｙ”が解除されるまでの一定期間メイン
メモリＭＳへのアクセスを禁止する。又、ＭＣＵはリフ
レッシュを起動する際にも一定期間メインメモリＭＳの
アクセスを禁止する。これはりフレッシーが通常のアク
セスと重ならないようにするためであるが、あまり禁止
する時間が長くなると性能上の問題が生じるため、ＭＣ
ＵがメインメモリＭ８に対してアクセスを起動していな
い期間を時間監視して、できるだけ空き時間を使ってり
７し、シ、するようにする。In the present invention, once [2561L x 8” (72 bits) x 2
Refresh yourself. This area is indicated by the broken line A R1+
A R snow, one-time refresh, MCU 7518 MACφ0, which is 256 times the conventional number.
~ When reflation and si xfi- are started for φ7 at the same time,
Each MAC is connected to its own 52”
8” (72 bits) x 1 of all RhM elements
T refresh. At this time, the MCU beam is 7, and
@BU8Y” is disabled for a certain period of time until it is released. Also, when the MCU starts refreshing, it also prohibits access to the main memory MS for a certain period of time. This is to avoid overlapping accesses, but if the prohibition time is too long, performance problems will occur, so the MC
The time period during which U does not start accessing the main memory M8 is monitored and the free time is used as much as possible.
第２図はＭＣＵがアクセスを起動していない期間の時間
監視回路である。メインメモリを構成する１個のインタ
ーリーブのサイクルタイムラ２４サイクルとすると、パ
ーシャルライトでは４８サイクルとなる。第２図の回路
ではパーシャルライトが４８サイクル起動されなかった
ことをカウンタＣＮＴｌで、またすべてのアクセスが２
４サイクル起動されなかりたことをカウンタＣＮＴ鵞で
検出する。リフレッシ、を起動する際には、すべてのイ
ンターリーブが”ＢＵＳＹ”でない状態を作る必メモリ
ＭＳへのアクセスを禁止しなければならない。この禁止
期間を短縮化するため、ある一定期間（本例では６２μ
１Ｉ）Ｋ上記アクセスが起動されていないサイクル数を
検出することにより、空き。FIG. 2 shows a time monitoring circuit during a period when the MCU is not activating access. Assuming that one interleave cycle timer constituting the main memory has 24 cycles, the partial write requires 48 cycles. In the circuit shown in Figure 2, the counter CNTl indicates that the partial write was not activated for 48 cycles, and all accesses are
It is detected by the counter CNT that it has not been activated for 4 cycles. When activating refresh, access to the memory MS that creates a state in which all interleaves are not "BUSY" must be prohibited. In order to shorten this prohibition period, a certain period (in this example, 62μ
1I) K Free by detecting the number of cycles in which the above access is not activated.
時間に積極的Ｋ ＩＪフレッシ、を起動する。第３図は
このリフレッシュの起動アルゴリズムを表ワしたもので
ある。つまりＮＰＷ検出用カウンタＣＮＴ。Actively start K IJ fresh in time. FIG. 3 shows the refresh activation algorithm. In other words, the counter CNT for detecting NPW.
はオアゲー） Ｇｔの出力が０のときにカウントア。(or game) Counter when the output of Gt is 0.
プ（＋１）Ｌ、１のときにリセットされる （ＡＩ、Ｌ
＠０１が書込まれる）。オアゲートＧ１の出力が０とな
るのは２．入力＋ＰＷＧｉ、＋ＲＥＦＧｉが共ＫＯのと
きで、これ以外では出力は１である。十ＰＷＧｉはパー
シャルライトが起動されたときに１になシ、また＋ＲＩ
ＦＧｉはリフレッシュが起動されたときに１となる。従
ってカウンタＣＮＴ、の出力ＮＰＷ４８はパーシャルラ
イトが起動されない期間が連続して４８サイクルになる
と１となる。これに対しＮＭＡ検出検出用カン９ンタＣ
ＮＴパーシャルライト、ストア、フルストア、フェッチ
等の全てのアクセスを監視する本ので、オアゲートＧ鵞
の０出力でカウントアツプ（＋１）ｌ、、１出力でリセ
ットされる（Ａｔ、Ｉ、＠０”が書込まれる）。オアゲ
ートらの２人力は＋ＭＡＧｉであり、＋ＭＡＧ＠は何ら
かのメモリアクセスがあれば１となる。従って、カウン
タＣＮＴ、の出力ＮＭム２４は全てのアクセスがない期
間が連続して２４サイクルに達すると１になる。(+1)L, reset when 1 (AI,L
@01 is written). 2. The output of OR gate G1 becomes 0. When both inputs +PWGi and +REFGi are KO, the output is 1 in other cases. 10PWGi is set to 1 when the partial write is activated, and +RI
FGi becomes 1 when refresh is activated. Therefore, the output NPW48 of the counter CNT becomes 1 when the period in which partial write is not activated reaches 48 consecutive cycles. On the other hand, NMA detection detection counter C
Since this book monitors all accesses such as NT partial write, store, full store, and fetch, the count goes up (+1)l when the OR gate G's output is 0, and is reset when it outputs 1 (At, I, @0” is written).The two-man power of ORGATE is +MAGi, and +MAG@ becomes 1 if there is any memory access.Therefore, the output NM24 of the counter CNT is a continuous period in which there is no access. It becomes 1 when it reaches 24 cycles.
第５図に示すす７し、シ、の起動アルゴリズムは３ｓ類
のモード（期間）ム、Ｂ、Ｃｔ−有する。The activation algorithm of 7, C and C shown in FIG. 5 has three modes (periods) of M, B and Ct.
期間ムは６２μ”ｏａｔ早い時期であ択この間はりフレ
ッシ、の優先度を最も低くして５１、他のアクセスを優
先する。但し、こＯ期間で４他のアクセスが全くなけれ
ばリフレッシ、してもよいので、ＮＰＷ４８ 、ＮＭム
２４が共に１となれば全インターリーブが’ＢＵＳＹ’
でないので直ちにす７し、シ１起動のためにアクセスを
禁止する期間は下表に示すように不要である。The period is 62μ" oat, which is an early option. During this time, the priority of "Fresh" is set to the lowest, and priority is given to other accesses. However, if there are no other accesses during this period, "Refresh" is performed. Therefore, if both NPW48 and NMMU24 become 1, all interleaving becomes 'BUSY'.
Therefore, the period for prohibiting access to start the server is unnecessary as shown in the table below.
期間Ｂは６２ハの中間的な期間で、期間Ａよりはり７レ
ツシ、の優先度を高くする。つま９． ＮＰＷ４８
、ＮＭＡ２４の一方が１になったら以後のアクセスを禁
止し、その後ＮＰＷ４８．ＮＭＡ２４が共に１になりた
時点でリフレッシ−を起動する。従って、この場合には
リフレッシ。起動のためのアクセス禁止期間は上表に示
すように１〜２４サイクルであり、この期間が時間監視
される。期間Ｃは６２ＦＩの最終的な期間で、最も優先
度が高い。っオシ、期間Ａ、Ｂで見送られたりフレアシ
ーは、期間Ｃで必ず実行しなければならない。このため
に□はＮＰＷ４Ｂ 、ＮＭＡ２４が上表に示すように共
［０でも強制的に以後のメモリアクセスを禁止し、その
後２〜４Ｂ９イクルを経てＮＰＷ４８ 、ＮＭＡ２４が
共ＫＩＫなりたらリフレ、シ、ｆ起動する。Period B is an intermediate period of 62 days, and has a higher priority of 7 days than period A. Toe 9. NPW48
, NMA24 becomes 1, subsequent access is prohibited, and then NPW48. When both NMA24 become 1, refresh is activated. Therefore, in this case, refresh. The access prohibition period for activation is 1 to 24 cycles as shown in the table above, and this period is time-monitored. Period C is the final period of 62FI and has the highest priority. However, flare seas that are postponed in periods A and B must be executed in period C. For this purpose, □ forcibly prohibits future memory access even if NPW4B and NMA24 are both [0] as shown in the table above, and after 2 to 4B9 cycles, when both NPW48 and NMA24 become KIK, refrench, switch, f to start.
以上述べたように本発明によれば、す７し、シ１ｔ−起
動した際のプロセッ＋ＩＣ対する１回の影響度は大きく
なるが、その回数は減少するので、全体としての悪影響
は小さくなる。特にベクトルプロセ、すのように１常時
メインメモリに対しアクセスする可能性の高いシステム
に於ては、その効果が大きい。ま九ベクトルプロセ、す
では、メインメモリへのアクセスのスループ、ト向上を
させるため、インターリーブ数を大きな値に設定するが
、本発明によればインターリーブ数に無関係にリフレク
タ、を行なうので、インターリーブ数増加による悪影響
はなくなる。As described above, according to the present invention, although the degree of influence on the processor and IC when the system is started up increases once, the number of times it occurs decreases, so the overall adverse effect becomes smaller. This is particularly effective in systems where there is a high possibility of one always accessing the main memory, such as a vector processor. In a vector processor, the number of interleaves is set to a large value in order to improve the throughput and speed of access to the main memory, but according to the present invention, the reflector is performed regardless of the number of interleaves, so the number of interleaves is set to a large value. The increase will have no negative effects.
第１図は本発明の一実施例を示す説明図、＠２図は時間
監視回路の構成図、第３図はりフレッタ＾の起動アルゴ
リズムを示す説明図である。
図中、Ｍ８はメインメモリ、ＩＬはインターリーブであ
る。
出願人 富士通株式会社Fig. 1 is an explanatory diagram showing an embodiment of the present invention, Fig. 2 is a configuration diagram of a time monitoring circuit, and Fig. 3 is an explanatory diagram showing a starting algorithm of a beam fretter. In the figure, M8 is the main memory, and IL is the interleave. Applicant Fujitsu Limited
Claims (1)
れたメインメモリを複数のインタリープに分割して各イ
ンタリープを独立にアクセス可能としたシステムの該メ
インメモリのりフレッタ。 制御方式において、リフレ、シュ時には全てのインタリ
ープに同時にアクセスして各メモリ素子内のセルをライ
ン単位でリフレッシ、するようＫし、また各ライン毎に
割当てられた一定のり７し、シュ周期内では必ず１回該
当するラインのリフレッシュを行ない、さらに通常のメ
モリアクセスに対するりフレッシュの優先度を該リフレ
ッシュ周期の始めは低くそして終りにかけて高くなる様
に時間監視して、該リフレッシュ周期内の最適リフレ、
シ１時期を決定すること全特徴とするメインメモリのり
７し、シュ制御方式。[Scope of Claim] A main memory frame for a system in which a main memory composed of dynamic random access memory elements is divided into a plurality of interleaves and each interleap can be accessed independently. In the control method, all interleaps are accessed at the same time during refresh and refresh, and the cells in each memory element are refreshed line by line. The relevant line is refreshed without fail once, and the refresh priority relative to normal memory access is monitored so that it is low at the beginning of the refresh cycle and becomes high towards the end, and the optimal refresh within the refresh cycle is determined.
The main memory is determined by the main memory control method, which determines the timing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099200A JPS581887A (en) | 1981-06-26 | 1981-06-26 | Refresh controlling system of main memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099200A JPS581887A (en) | 1981-06-26 | 1981-06-26 | Refresh controlling system of main memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581887A true JPS581887A (en) | 1983-01-07 |
| JPH0241108B2 JPH0241108B2 (en) | 1990-09-14 |
Family
ID=14241002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099200A Granted JPS581887A (en) | 1981-06-26 | 1981-06-26 | Refresh controlling system of main memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581887A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156262A (en) * | 1983-02-25 | 1984-09-05 | Eitaro Suzuki | Method and apparatus for automatic control of rolling of noodle web |
| JP2006512717A (en) * | 2002-12-31 | 2006-04-13 | インテル コーポレイション | Dynamic memory refresh port |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345944A (en) * | 1976-10-06 | 1978-04-25 | Nec Corp | Refresh control system |
| JPS5461845A (en) * | 1977-10-27 | 1979-05-18 | Toshiba Corp | Refresh control system |
-
1981
- 1981-06-26 JP JP56099200A patent/JPS581887A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5345944A (en) * | 1976-10-06 | 1978-04-25 | Nec Corp | Refresh control system |
| JPS5461845A (en) * | 1977-10-27 | 1979-05-18 | Toshiba Corp | Refresh control system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156262A (en) * | 1983-02-25 | 1984-09-05 | Eitaro Suzuki | Method and apparatus for automatic control of rolling of noodle web |
| JP2006512717A (en) * | 2002-12-31 | 2006-04-13 | インテル コーポレイション | Dynamic memory refresh port |
| JP4738814B2 (en) * | 2002-12-31 | 2011-08-03 | インテル コーポレイション | Dynamic memory refresh port |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241108B2 (en) | 1990-09-14 |
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