JPS58186840A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS58186840A JPS58186840A JP57070935A JP7093582A JPS58186840A JP S58186840 A JPS58186840 A JP S58186840A JP 57070935 A JP57070935 A JP 57070935A JP 7093582 A JP7093582 A JP 7093582A JP S58186840 A JPS58186840 A JP S58186840A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は、データ処理装置に関し、特に浮動小数点演算
でボストノーマライズにより生ずる指数部の補正演算を
並列に行って、高速化する演算装置に関するものである
。
でボストノーマライズにより生ずる指数部の補正演算を
並列に行って、高速化する演算装置に関するものである
。
従来技術
浮動小数点演算は、膨大な数値を高精度で行うことがで
きる。また、浮動小数点数は、（至）の符号と、１６の
べき乗である指°数部と、１６進数の仮数部から構成さ
れ、これらの長さは固定長であって、例えば１語長の短
精度と、２語長の長精度と、４語長の拡張精度の３形式
がある。すなわち、第１図（ａ）の短精度浮動小数点数
、第１図（ｂ）の良精度浮動小数点数、および第１図（
ｃ）の拡張精度浮動小数点数ともに、最初の１ビツトは
仮数部の符号であり、１゛°が負、“ＯＩ＋が正の符号
を表わす。仮数部は、短精度がビット８〜３１で１６進
数の６桁を、長精度がビット８〜６３で１６進数の１４
桁を、拡張精度がビット８〜６３．７２〜１２７で１６
進数の２８桁を、それぞれ有している。また、仮数部で
は、小数点の位置が最上位桁の左側にある。
きる。また、浮動小数点数は、（至）の符号と、１６の
べき乗である指°数部と、１６進数の仮数部から構成さ
れ、これらの長さは固定長であって、例えば１語長の短
精度と、２語長の長精度と、４語長の拡張精度の３形式
がある。すなわち、第１図（ａ）の短精度浮動小数点数
、第１図（ｂ）の良精度浮動小数点数、および第１図（
ｃ）の拡張精度浮動小数点数ともに、最初の１ビツトは
仮数部の符号であり、１゛°が負、“ＯＩ＋が正の符号
を表わす。仮数部は、短精度がビット８〜３１で１６進
数の６桁を、長精度がビット８〜６３で１６進数の１４
桁を、拡張精度がビット８〜６３．７２〜１２７で１６
進数の２８桁を、それぞれ有している。また、仮数部で
は、小数点の位置が最上位桁の左側にある。
次に、指数部は、ビット１〜７で１６のべき乗となるべ
き数を表わしており、第２図に示すように、重みを付し
た２進数の０〜１２７に対応して一６４〜±６３を指定
する。すなわち、第２図の上段が＋６３、中段が＋７、
下段が−６４のべき数をそれぞれ示す。
き数を表わしており、第２図に示すように、重みを付し
た２進数の０〜１２７に対応して一６４〜±６３を指定
する。すなわち、第２図の上段が＋６３、中段が＋７、
下段が−６４のべき数をそれぞれ示す。
第３図は、従来技術による浮動小数点加減算器を表わす
、 Ａレジスタ１およびＢレジスタ２は、各々第１゜第２の
浮動小数点オペランドをラッチするレジスタである。
、 Ａレジスタ１およびＢレジスタ２は、各々第１゜第２の
浮動小数点オペランドをラッチするレジスタである。
プリシフタ（ＰＳ）３は、浮動小数点加減算の実行に先
立ち、第１および第２のオペランドの指数部の大小判定
を行ない、大なる方の指数部を選択する機能と、小なる
方のオペランドの仮数部を大なる方のオペランドの桁に
合せるように右シフトする機能を有する。例えば、第１
オペランドと第２オペランドの指数部が、それぞれ＋５
５、＋５３のときには、両指数の差分（２桁）だけ第２
オペランドの仮数部を右側にシフトすることになる。
立ち、第１および第２のオペランドの指数部の大小判定
を行ない、大なる方の指数部を選択する機能と、小なる
方のオペランドの仮数部を大なる方のオペランドの桁に
合せるように右シフトする機能を有する。例えば、第１
オペランドと第２オペランドの指数部が、それぞれ＋５
５、＋５３のときには、両指数の差分（２桁）だけ第２
オペランドの仮数部を右側にシフトすることになる。
Ｃレジスタ牛および］）レジスタ５は、各々上記ｐｓ３
から、指数部大なる方のオペランドの仮数部と、小なる
方の桁合せ後の仮数部を受けとり、ラッチするためのレ
ジスタである。
から、指数部大なる方のオペランドの仮数部と、小なる
方の桁合せ後の仮数部を受けとり、ラッチするためのレ
ジスタである。
Ｅレジスタ６け、指数部の大なる方をｐｓ３より受けと
り、ラッチするためのレジスタである。
り、ラッチするためのレジスタである。
ＰＡ７は、０レジスタ４とＤレジスタ５にラッチされた
第１および第２のオペランドの仮数部の加減算を実行す
る並列加算器である。
第１および第２のオペランドの仮数部の加減算を実行す
る並列加算器である。
７レジスタ８は、上記Ｐ Ａ、 ７の結果をラッチする
レジスタである。
レジスタである。
Ｇレジスタ９は、Ｅレジスタ６の指数部をそのままラッ
チするレジスタである。
チするレジスタである。
Ｄｌｌ！ＯＩＱは、Ｆレジスタ８にラッチされた演算結
果の上位から連続する○の数を調べ、演算結果のボスト
ノーマライズ数および指数部の補正数を出力するデコー
ダである。
果の上位から連続する○の数を調べ、演算結果のボスト
ノーマライズ数および指数部の補正数を出力するデコー
ダである。
ＰＳＨＩＩは、上記Ｄｘｏ１０から出力するホーストノ
ーマライズ数にもとづいて、演算結果を左シフトするポ
ストシフタである。
ーマライズ数にもとづいて、演算結果を左シフトするポ
ストシフタである。
ＢＡ １２は、同じく上記ＤＥａ１０から出力する指数
部補正数にもとづいて、指数部を補正するバイト加算器
である。
部補正数にもとづいて、指数部を補正するバイト加算器
である。
Ｈレジスター３は、上記ＰＳＨＩＩおよびＢＡ１２から
出力する最終結果をラッチするレジスタであす る。
出力する最終結果をラッチするレジスタであす る。
第４図は 第３図のボストノーマライズ・ステージでの
動作タイムチャートである。
動作タイムチャートである。
並列加算器７において、桁合わせされた第１および第２
オペランドの仮数部の加減算を行い・その結果をＦレジ
スタ８にラッチする。
オペランドの仮数部の加減算を行い・その結果をＦレジ
スタ８にラッチする。
従来の装置では並列加算器７の演算の後に正規化を行っ
ており、（ボストノーマライズ）、例えば演算結果が指
数部ｒ＋５５Ｊ仮数部ｒｏｏ１２３４・・・−１の場合
、デコーダ１０に対してこれらの情報がタイミングｔ１
で出力されると（第４図（ａ））、デコーダ１０は上位
から連続する仮数部の０の数１２」と、指数部の補正数
１−２」をバイト加算器１２とボストシフタ１１にタイ
ミングｔ２で出力する（第４図（ｂ） ’）。ポストシ
フタ１１は、デコーダ１０から受けたボストノーマライ
ズ数「２」にもとづいて、Ｆレジスタ８から受けた演算
結果を２桁だけ左シフトした後、タイミングｔ、でＨレ
ジスタ１３に出力する（第４図（Ｏ））。デコーダ１０
からボストノーマライズ数を受けたタイミングｔ２から
Ｈレジスタ１３に出力するタイミングｔ３までの時間は
約ｌマシンサイクルである。
ており、（ボストノーマライズ）、例えば演算結果が指
数部ｒ＋５５Ｊ仮数部ｒｏｏ１２３４・・・−１の場合
、デコーダ１０に対してこれらの情報がタイミングｔ１
で出力されると（第４図（ａ））、デコーダ１０は上位
から連続する仮数部の０の数１２」と、指数部の補正数
１−２」をバイト加算器１２とボストシフタ１１にタイ
ミングｔ２で出力する（第４図（ｂ） ’）。ポストシ
フタ１１は、デコーダ１０から受けたボストノーマライ
ズ数「２」にもとづいて、Ｆレジスタ８から受けた演算
結果を２桁だけ左シフトした後、タイミングｔ、でＨレ
ジスタ１３に出力する（第４図（Ｏ））。デコーダ１０
からボストノーマライズ数を受けたタイミングｔ２から
Ｈレジスタ１３に出力するタイミングｔ３までの時間は
約ｌマシンサイクルである。
一方、バイト加算器１２は、デコーダ１ｏがらボストノ
ーマライズｉ ｒ２Ｊをタイミングｔ２で受けると、Ｇ
レジスタ９がら指数部の大きい方の値「＋５５」を入力
して、ｒ＋５５Ｊと１−２」の加算を行い、演算結果を
タイミングｔ４でＨレジスタ］、３の指数部に出力する
（第４図（ｄ））。デコーダ１ｏがらボストノーマライ
ズ数を受けたタイミングｔ２がらＨレジスタ１３に出力
するタイミングｔ４までの時間（ｔ 、約ｌマシンサイ
クルである。したがって、Ｈレジスタ１３の指数部は、
仮数部より約ｌマシンサイクルも遅れてラッチされるこ
とになり、相対的にマシンサイクルに占めるこのディレ
ィ時間の割合はきわめて大きい。このように、従来技術
では演算結果をｙレジスタ８にラッチしてから、さらに
指数部の補正に時間がかかるという欠点があった、 ｆｌｋｍ演算ステージの後に、ボストノーマライスステ
ーシが必要であり、このボストノーマライズステージで
のディレィの大半を上記補正値ニモとづく、指数部の演
算、に費やしてしまうという欠点があった。
ーマライズｉ ｒ２Ｊをタイミングｔ２で受けると、Ｇ
レジスタ９がら指数部の大きい方の値「＋５５」を入力
して、ｒ＋５５Ｊと１−２」の加算を行い、演算結果を
タイミングｔ４でＨレジスタ］、３の指数部に出力する
（第４図（ｄ））。デコーダ１ｏがらボストノーマライ
ズ数を受けたタイミングｔ２がらＨレジスタ１３に出力
するタイミングｔ４までの時間（ｔ 、約ｌマシンサイ
クルである。したがって、Ｈレジスタ１３の指数部は、
仮数部より約ｌマシンサイクルも遅れてラッチされるこ
とになり、相対的にマシンサイクルに占めるこのディレ
ィ時間の割合はきわめて大きい。このように、従来技術
では演算結果をｙレジスタ８にラッチしてから、さらに
指数部の補正に時間がかかるという欠点があった、 ｆｌｋｍ演算ステージの後に、ボストノーマライスステ
ーシが必要であり、このボストノーマライズステージで
のディレィの大半を上記補正値ニモとづく、指数部の演
算、に費やしてしまうという欠点があった。
発明の目的
本発明の目的は、このような従来の欠点を除去するため
、仮数部演算が終了した後にかかるディレィ時間を大幅
に短縮し、浮動小数点演算の実行時間を短かくすること
ができるデータ処理装置を提供することにある。
、仮数部演算が終了した後にかかるディレィ時間を大幅
に短縮し、浮動小数点演算の実行時間を短かくすること
ができるデータ処理装置を提供することにある。
上記目的を達成するため、本発明のデータ処理装置では
、浮動小数点演算器において、複数個の指数部演算器を
設け、仮数部の演算と並列に上記複数の指数部演算器を
同時に動作させ、仮数部演算の終了と同時に演算結果の
仮数部の上位に連続するＯの桁数を示す値にもとづいて
、上記指数部演算器の出力の１つを選択し、ポストノー
マライズにより生ずる指数部の補正演算を直ちに終了さ
せることを特徴とする。すなわち、本発明においては、
演算器を高速化するために、予測論理を増強し、ボスト
ノーマライズ・ステージで行う指数部の補正を、その前
のステージで起り得るすべての組合わせについて演算す
るのである。これにより、浮動小数点加減算は、従来で
は例えば約４サイクル要したのに対して、本発明では約
５サイクルで結果を得ることができるようになる。
、浮動小数点演算器において、複数個の指数部演算器を
設け、仮数部の演算と並列に上記複数の指数部演算器を
同時に動作させ、仮数部演算の終了と同時に演算結果の
仮数部の上位に連続するＯの桁数を示す値にもとづいて
、上記指数部演算器の出力の１つを選択し、ポストノー
マライズにより生ずる指数部の補正演算を直ちに終了さ
せることを特徴とする。すなわち、本発明においては、
演算器を高速化するために、予測論理を増強し、ボスト
ノーマライズ・ステージで行う指数部の補正を、その前
のステージで起り得るすべての組合わせについて演算す
るのである。これにより、浮動小数点加減算は、従来で
は例えば約４サイクル要したのに対して、本発明では約
５サイクルで結果を得ることができるようになる。
発明の実施例
第５図は、本発明の実施例を示す浮動小数点演算器のブ
ロック図であり、第６図は第５図のボストノーマライズ
・ステージの動作タイム・チャートである。
ロック図であり、第６図は第５図のボストノーマライズ
・ステージの動作タイム・チャートである。
本発明による新たな機能は、複数のバイト加算器１４〜
２９、その結果をラッチするレジスタ３０〜４５および
その内容を選択するセレクタ４６である。複数のバイト
加算器１４〜２９は、本来ポストノーマライズ・ステー
ジで行うべき指数部の補正を、前段で実行するものであ
り、起りうるすべての組合わせの数だけバイト加算器が
備えられる。
２９、その結果をラッチするレジスタ３０〜４５および
その内容を選択するセレクタ４６である。複数のバイト
加算器１４〜２９は、本来ポストノーマライズ・ステー
ジで行うべき指数部の補正を、前段で実行するものであ
り、起りうるすべての組合わせの数だけバイト加算器が
備えられる。
仮数部演算後に発生し得る指数部の補正値をＭからＮと
する。これらの値は、浮動小数点加減算演算の場合は＋
１から−６であり、良精度演算の場合は、＋１から−１
４，である。第１図に示すように、短精度の浮動小数点
データは、仮数部を３バイト（６桁）だけ有し、演算に
は、さらにガード桁が加わるため、全部で７桁になる。
する。これらの値は、浮動小数点加減算演算の場合は＋
１から−６であり、良精度演算の場合は、＋１から−１
４，である。第１図に示すように、短精度の浮動小数点
データは、仮数部を３バイト（６桁）だけ有し、演算に
は、さらにガード桁が加わるため、全部で７桁になる。
このため、指数部の補正は−６までであり、＋１は、加
算の結果桁あぶれが生じ、仮数部を右に１桁シフトする
場合のためである。また、長精度では、仮数部を７バイ
ト（１４桁）有し、ガード桁を合せて、１５桁である。
算の結果桁あぶれが生じ、仮数部を右に１桁シフトする
場合のためである。また、長精度では、仮数部を７バイ
ト（１４桁）有し、ガード桁を合せて、１５桁である。
このため指数部の補正は−１４まで必要である。
なお、ガード桁は、シフトにより精度が低下するのを減
少するために設けられたもので、例えば、仮数部がｒｏ
ｏ１２３４ｊの６桁のときには、ポストシフタ１１で左
に２桁シフトされＪ１２３４Ｊとなることによって４桁
となり精度が低下するので、それを補うためにもう１桁
追加し、最初より仮数部をｒｏｏ１２３４５Ｊと７桁に
しておく。
少するために設けられたもので、例えば、仮数部がｒｏ
ｏ１２３４ｊの６桁のときには、ポストシフタ１１で左
に２桁シフトされＪ１２３４Ｊとなることによって４桁
となり精度が低下するので、それを補うためにもう１桁
追加し、最初より仮数部をｒｏｏ１２３４５Ｊと７桁に
しておく。
また、あふれ桁の場合、仮数部の演算を行った結果、最
上位桁から桁あふれ（キャリー）が生じた際、その上位
に１桁確保しておがなければ、キャリーの値が抹消され
てしまうので、最初より０桁の上方に＋１桁を設けてお
く。＋１桁は、その後、ポスト・シフタ１１で右に１桁
分シフトされて正規化される。
上位桁から桁あふれ（キャリー）が生じた際、その上位
に１桁確保しておがなければ、キャリーの値が抹消され
てしまうので、最初より０桁の上方に＋１桁を設けてお
く。＋１桁は、その後、ポスト・シフタ１１で右に１桁
分シフトされて正規化される。
ブリシフタ３において、第］−２第２のオペランドの轡
数部の大小の判定を行った後、指数部の大きい値がＥレ
ジスタ６に出方される。複数個のバイト加算器１４〜２
９は、Ｅレジスタ６にラッチされている指数部（例えば
ｒ＋５５Ｊ ）を一方の入力に受は取り、短精度の場合
には＋１〜−６、長精度の場合には＋１〜−１４の値を
他方に入力して、それぞれ加減算を行う。各バイト加算
器１４〜２９の出力はレジスタ（ＧＰＩ 〜（）１４）
３０−４５にラッチされる。セレクタ４６は、デコーダ
１゜の出力にもとづいて、レジスタ３０〜４５の内容を
選択する。
数部の大小の判定を行った後、指数部の大きい値がＥレ
ジスタ６に出方される。複数個のバイト加算器１４〜２
９は、Ｅレジスタ６にラッチされている指数部（例えば
ｒ＋５５Ｊ ）を一方の入力に受は取り、短精度の場合
には＋１〜−６、長精度の場合には＋１〜−１４の値を
他方に入力して、それぞれ加減算を行う。各バイト加算
器１４〜２９の出力はレジスタ（ＧＰＩ 〜（）１４）
３０−４５にラッチされる。セレクタ４６は、デコーダ
１゜の出力にもとづいて、レジスタ３０〜４５の内容を
選択する。
第５図の一連の動作を説明すると、Ｃレジスタ養および
Ｄレジスタ５にラッチした仮数部の演算を実行すると同
時に、複数のバイト加勢器１４から２９により、指数部
のその後、発生し得る補正演算のすべての組み合せを仮
数部演算ステージにて演算する。
Ｄレジスタ５にラッチした仮数部の演算を実行すると同
時に、複数のバイト加勢器１４から２９により、指数部
のその後、発生し得る補正演算のすべての組み合せを仮
数部演算ステージにて演算する。
上記の予測演算の結果は、仮数部の演算結果をＦレジス
タ８にラッチするのと同時に、レジスタ３０から４５の
レジスタにラッチする。次に、ポストノーマライズ・ス
テージにてデコーダ１０は、Ｆレジスタ８にラッチされ
た仮数部演算結果を調べて、実際に必要な補正値を出力
する。セレクタ４６は、上記デコーダ１０の出力にもと
づいて、真の補正値を予測したバイト加算器の結果をラ
ッチしているレジスタの内容を選択する。
タ８にラッチするのと同時に、レジスタ３０から４５の
レジスタにラッチする。次に、ポストノーマライズ・ス
テージにてデコーダ１０は、Ｆレジスタ８にラッチされ
た仮数部演算結果を調べて、実際に必要な補正値を出力
する。セレクタ４６は、上記デコーダ１０の出力にもと
づいて、真の補正値を予測したバイト加算器の結果をラ
ッチしているレジスタの内容を選択する。
並列加算器７の演算結果が、例えば指数部［十５５ 、
：Ｉ ’を仮数部１−００１２３４・・・・・」である
場合、Ｆレジスタ８からタイミングｔ、でこれらの情報
がデコーダ１０に出力されると（第０図（ａ））、デコ
ーダ１０は上位から連続する仮数部のＯの数「２」と、
指数部の補正数「−２」をセレクタ４６とボストシフタ
１１にタイミングｔ２で出力する（第６図（ｂ））。ボ
ストン７タ１１は、デコーダ１０から受は取ったボスト
ノーマライズ数ｒ２Ｊにもとづいα１） てＦレジスタ８から入力した演算結果ｒ’０Ｏ１２３４
・・・・・」を２桁だけ左シフトしてｒ １２３４−・
・・・−１とした後、タイミングｔ３で出力する（第６
図（０））。
：Ｉ ’を仮数部１−００１２３４・・・・・」である
場合、Ｆレジスタ８からタイミングｔ、でこれらの情報
がデコーダ１０に出力されると（第０図（ａ））、デコ
ーダ１０は上位から連続する仮数部のＯの数「２」と、
指数部の補正数「−２」をセレクタ４６とボストシフタ
１１にタイミングｔ２で出力する（第６図（ｂ））。ボ
ストン７タ１１は、デコーダ１０から受は取ったボスト
ノーマライズ数ｒ２Ｊにもとづいα１） てＦレジスタ８から入力した演算結果ｒ’０Ｏ１２３４
・・・・・」を２桁だけ左シフトしてｒ １２３４−・
・・・−１とした後、タイミングｔ３で出力する（第６
図（０））。
一方、＋Ｍ ｋのバイト加算器１４〜２９ Ｇ：Ｊｌ
、並列加算器７の仮数部の演算と並列に指数部補正演算
を行い、第５図の場合、指数部「＋５５」と「＋１」〜
ｒ−１ｊｌの１６組の加減算を行い、その演算結県ｒ＋
５６Ｊ〜「＋４１Ｊを複数のレジスタ３０〜４５にそれ
ぞれラッチする。セレクタ４６は、デコーダ１０からタ
イミングｔ２でボストノーマライズ数［２−１を受は取
ると、複数個のレジスタ３０〜４５のうちの１つのレジ
スタ３３の値を選択してタイミングｔ３で出力する （
第６図（ｄ））。すなわちレジスタ３０は指数部の「＋
１」の補正、レジスタ３１はｒＯＪの補正、レジスタ３
２はｒ−１１の補正、レジスタ３３は「−２」の補正を
それぞれ行った結果をラッチしているので、セレクタ４
６はデコーダ１０から受は取った指数部の補正数「−２
」と一致する補正の内容を選択して出力する。
、並列加算器７の仮数部の演算と並列に指数部補正演算
を行い、第５図の場合、指数部「＋５５」と「＋１」〜
ｒ−１ｊｌの１６組の加減算を行い、その演算結県ｒ＋
５６Ｊ〜「＋４１Ｊを複数のレジスタ３０〜４５にそれ
ぞれラッチする。セレクタ４６は、デコーダ１０からタ
イミングｔ２でボストノーマライズ数［２−１を受は取
ると、複数個のレジスタ３０〜４５のうちの１つのレジ
スタ３３の値を選択してタイミングｔ３で出力する （
第６図（ｄ））。すなわちレジスタ３０は指数部の「＋
１」の補正、レジスタ３１はｒＯＪの補正、レジスタ３
２はｒ−１１の補正、レジスタ３３は「−２」の補正を
それぞれ行った結果をラッチしているので、セレクタ４
６はデコーダ１０から受は取った指数部の補正数「−２
」と一致する補正の内容を選択して出力する。
最Ｎ結ｉは、ポストノーマライズした仮数部に０２）
上記補正後の指数部を合せることにより得られる。
本発明では、第６図（ｃ）Ｃｄ）に示すように、デコー
ダ１０からポストノーマライズ数を受けたタイミングｔ
２から、ボストシフタ１１がシフト動作した結果を出力
するタイミングｔ３と、セレクタ４６が補正結果の１つ
を選択して出力するタイミングｔ３とが殆んど同じであ
るため、最終結果の補数部と仮数部はほぼ同時に出力さ
れることになる。したかつて、従来ボストノーマライズ
・ステージにおけるディレィ時間の大半を指数部の演算
に費していたが、本発明では、指数部の演算は前段で終
了しているため、１個の潅択するだけの時間を要するの
みであり、トータルの演算実行時間が短かくなる。
ダ１０からポストノーマライズ数を受けたタイミングｔ
２から、ボストシフタ１１がシフト動作した結果を出力
するタイミングｔ３と、セレクタ４６が補正結果の１つ
を選択して出力するタイミングｔ３とが殆んど同じであ
るため、最終結果の補数部と仮数部はほぼ同時に出力さ
れることになる。したかつて、従来ボストノーマライズ
・ステージにおけるディレィ時間の大半を指数部の演算
に費していたが、本発明では、指数部の演算は前段で終
了しているため、１個の潅択するだけの時間を要するの
みであり、トータルの演算実行時間が短かくなる。
第７図は第５図の並列加算器７の出力結果と、仮数部の
シフ）ｆｆｌおよび指数部の補正量、すなわち選択すべ
きハイド加算器の対応関係な示す図である。第７図にお
いて、−１桁とは、あふれ桁を、Ｇはガード桁を表わす
。尚、デコーダ１０に入力する加算器の出力は、加算器
の入力レジスタであるＣレジスタ４とＤレジスタ５から
直接予測してデコーダＩＩＫＯ１○に入力する方法も可
能である。
シフ）ｆｆｌおよび指数部の補正量、すなわち選択すべ
きハイド加算器の対応関係な示す図である。第７図にお
いて、−１桁とは、あふれ桁を、Ｇはガード桁を表わす
。尚、デコーダ１０に入力する加算器の出力は、加算器
の入力レジスタであるＣレジスタ４とＤレジスタ５から
直接予測してデコーダＩＩＫＯ１○に入力する方法も可
能である。
また第７図によると、バイト加算器か１６個必要である
が、ＢＡ○は、補正シ、が０であるから省略可能であり
、このように必要とする加算器の数を減らす手段が存在
するっ 尚、仮数部の演算結果がすべてＯになった場合は、有意
性例外として処理を行なうため指数部の補正は行なわな
い。
が、ＢＡ○は、補正シ、が０であるから省略可能であり
、このように必要とする加算器の数を減らす手段が存在
するっ 尚、仮数部の演算結果がすべてＯになった場合は、有意
性例外として処理を行なうため指数部の補正は行なわな
い。
第７回の加算器出力桁で、Ｘは○以外の数字、つまり１
〜Ｆを表わし、Ｙは任意の数字、つまりＱ −Ｆを表わ
している、したがって、短精度、長精度とも上から２番
目の出力が得られたときには、すでに仮＆ｉは正規化さ
れているので、ポストシフタ１１でパ／フ卜する必要も
なく、またセレクタ４６で指数部の補正した値を選択す
る必要もない−さらに、短精度、多槽７とも、最下段の
出力、つまり仮数部が万一ルＯにな−ったときには、指
数部も無意味であるため何の補正も行われない。上記２
つの例外を除き、仮数部の上位の連続した０の数にした
がって、ボストシフタ１１における仮数部の補正（第７
図の右から３列目）を行うとともにセレクタ４６により
選択された指数部の補正（第７図の石から２列目）を行
う。なお、第７図の右端の列は、選択された指数部の補
正に該当するバイト加算器１４〜２９を示している。す
なわち、短精度の最上段は、Ｏ以外の数字があふれ桁（
−１）にあるので、仮数部の補正では右シフト１桁を行
い、指数部の補正では＋１した結果を選択し、そのとき
のバイト加算器はＢＡＰ ｌの１４が選択される。短精
度の３番目では、仮数部のあふれ桁（−１）と最」二位
桁（０）が０であり、次の桁にＯ以外の数字があるので
、仮数部の補正では左シフト１桁を行い、指数部の補正
では−１した結果を選択し、そのときのバイト加算器は
ＢＡｌの１６が選択される。以下、同じようにして、短
精度では仮数部を左シフト６桁、指数部を−６、良精度
では仮数部を左シフト１４桁、指数部を−１４、それぞ
れ行う場合まで連続して配列されている。
〜Ｆを表わし、Ｙは任意の数字、つまりＱ −Ｆを表わ
している、したがって、短精度、長精度とも上から２番
目の出力が得られたときには、すでに仮＆ｉは正規化さ
れているので、ポストシフタ１１でパ／フ卜する必要も
なく、またセレクタ４６で指数部の補正した値を選択す
る必要もない−さらに、短精度、多槽７とも、最下段の
出力、つまり仮数部が万一ルＯにな−ったときには、指
数部も無意味であるため何の補正も行われない。上記２
つの例外を除き、仮数部の上位の連続した０の数にした
がって、ボストシフタ１１における仮数部の補正（第７
図の右から３列目）を行うとともにセレクタ４６により
選択された指数部の補正（第７図の石から２列目）を行
う。なお、第７図の右端の列は、選択された指数部の補
正に該当するバイト加算器１４〜２９を示している。す
なわち、短精度の最上段は、Ｏ以外の数字があふれ桁（
−１）にあるので、仮数部の補正では右シフト１桁を行
い、指数部の補正では＋１した結果を選択し、そのとき
のバイト加算器はＢＡＰ ｌの１４が選択される。短精
度の３番目では、仮数部のあふれ桁（−１）と最」二位
桁（０）が０であり、次の桁にＯ以外の数字があるので
、仮数部の補正では左シフト１桁を行い、指数部の補正
では−１した結果を選択し、そのときのバイト加算器は
ＢＡｌの１６が選択される。以下、同じようにして、短
精度では仮数部を左シフト６桁、指数部を−６、良精度
では仮数部を左シフト１４桁、指数部を−１４、それぞ
れ行う場合まで連続して配列されている。
なお、本発明は、ボストノーマライズ動作を必０υ
要とするすべての演算に適用可能である。例えば、浮動
小数点乗除算等がこれに含まれる。ただ、乗除算の場合
には、バイト加算器は２個のみでよいので、性能的には
加減算の場合はど効果は大きくない。
小数点乗除算等がこれに含まれる。ただ、乗除算の場合
には、バイト加算器は２個のみでよいので、性能的には
加減算の場合はど効果は大きくない。
発明の詳細
な説明したように、本発明によれば、仮数部演算が終了
した後にかかるディレィな大幅に短縮できるため、浮動
小数点演算の演算実行時間を短かくすることができる。
した後にかかるディレィな大幅に短縮できるため、浮動
小数点演算の演算実行時間を短かくすることができる。
第１図は浮動小数点数のデータ形式図、第２図は第１図
の指数部の表現を示す図、第３図は従来の浮動小数点加
減算器のブロック図、第４図は第３図のボストノーマラ
イズ・ステージの動作タイムチャート、第５図は本発明
の実施例を示す浮動小数点加減算器のブロック図、第６
図は第５図のボストノーマライズ動作のタイムチャート
、４７図は第５図の並列加算器出力と仮数部、指数部の
補正量との対応図である。 ０６） １．２：オペランド・レジスタ、３：ブリシフタ、４．
．５：演算入力レジスタ、６ 二にレジスタ、７：並列
加算器、８：Ｆレジスタ、１０：デコーダ、１１：ボス
トシフタ、１４〜２９：バイト加ｍ 器、３ Ｑ〜４．
５：補正レジスタ、４６：セレクタ０ 特許出願人 株式会社日立製作所 代 理 人 弁理士 磯 村 雅 情１、第１
図 第２図 第４図 第６図 ｔ２ 第５図
の指数部の表現を示す図、第３図は従来の浮動小数点加
減算器のブロック図、第４図は第３図のボストノーマラ
イズ・ステージの動作タイムチャート、第５図は本発明
の実施例を示す浮動小数点加減算器のブロック図、第６
図は第５図のボストノーマライズ動作のタイムチャート
、４７図は第５図の並列加算器出力と仮数部、指数部の
補正量との対応図である。 ０６） １．２：オペランド・レジスタ、３：ブリシフタ、４．
．５：演算入力レジスタ、６ 二にレジスタ、７：並列
加算器、８：Ｆレジスタ、１０：デコーダ、１１：ボス
トシフタ、１４〜２９：バイト加ｍ 器、３ Ｑ〜４．
５：補正レジスタ、４６：セレクタ０ 特許出願人 株式会社日立製作所 代 理 人 弁理士 磯 村 雅 情１、第１
図 第２図 第４図 第６図 ｔ２ 第５図
Claims (1)
- 指数部と仮数部とを別個に演算する浮動小数点演算器に
おいて、仮数部の演算と並列に動作する複数個の指数部
演算器を設け、仮数部の演算終了と同時に演算結果の上
位に連続する０の桁数を示す値にもとづいて、上記複数
個の指数部演算器の演算器の演算結果の１つを選択して
指数部とすることを特徴とするデータ処理装置っ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57070935A JPS58186840A (ja) | 1982-04-27 | 1982-04-27 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57070935A JPS58186840A (ja) | 1982-04-27 | 1982-04-27 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186840A true JPS58186840A (ja) | 1983-10-31 |
Family
ID=13445857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57070935A Pending JPS58186840A (ja) | 1982-04-27 | 1982-04-27 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186840A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116032A (ja) * | 1983-11-28 | 1985-06-22 | Nec Corp | 正規化回路 |
| JPS60140422A (ja) * | 1983-12-28 | 1985-07-25 | Nec Corp | 演算処理装置 |
| JPS6224322A (ja) * | 1985-07-23 | 1987-02-02 | Nec Corp | 浮動小数点演算装置 |
| JPS62168228A (ja) * | 1986-01-21 | 1987-07-24 | Nec Corp | 浮動小数点積和演算器 |
-
1982
- 1982-04-27 JP JP57070935A patent/JPS58186840A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60116032A (ja) * | 1983-11-28 | 1985-06-22 | Nec Corp | 正規化回路 |
| JPS60140422A (ja) * | 1983-12-28 | 1985-07-25 | Nec Corp | 演算処理装置 |
| JPS6224322A (ja) * | 1985-07-23 | 1987-02-02 | Nec Corp | 浮動小数点演算装置 |
| JPS62168228A (ja) * | 1986-01-21 | 1987-07-24 | Nec Corp | 浮動小数点積和演算器 |
| JPH0552532B2 (ja) * | 1986-01-21 | 1993-08-05 | Nippon Electric Co |
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