JPS58182147A - Intermusic gap detector of tape recorder - Google Patents

Abstract

PURPOSE:To perform stable operation even in case of abrupt variation of an envelope level signal while decreasing the number of parts, by using a hysteresis level comparator. CONSTITUTION:The 1st and the 2nd hysteresis level comparators 21 and 22 have hysteresis characteristics respectively, and the hysteresis width DELTAV1 of the 1st comparator is made greater than the hysteresis width DELTAV2 of the 2nd comparator. The 1st and the 2nd reference power sources V1 and V2 have adequate output levels adjusted respectively so as to set the upper top point of the 2nd hysteresis level comparator 22 lower than that of the 1st comparator 21 and the lower top point of the 2nd comparator lower than that of the 1st comparator.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は磁気チーｆＣ）信号記録部分の有無と￥ｊシ を検出可能とする一関検出装置の改Ｊ！ｌＬＫ関する。[Detailed description of the invention] [Technical field of invention] This invention is based on the presence or absence of a magnetic chip fC) signal recording portion and the Improvement of the Ichinoseki detection device that makes it possible to detect J! Regarding lLK.

〔発明の技術的背景およびその問題点〕近時、テープレ
コー１０分野で磁気テープを高速再生可能とすると共に
％この再生信号Ｏ包絡線レベルを検出することｋより磁
気チーｆＯ信号記優部分の゛有無を検出可能とし九いわ
ゆるテープレコー〆の一関検出装置を実績したテープレ
コーダが広く提供されている。こＯようなテーグレコー
〆は、テーグレコー／〇−間検出装置により快適な再生
ならびに録音操作が可能とすることができ丸。[Technical background of the invention and its problems] Recently, in the field of tape recorders, it has become possible to reproduce magnetic tapes at high speed, and to detect the O envelope level of the reproduced signal. There are widely available tape recorders that are capable of detecting the presence or absence of a tape recorder and have been used as a so-called one-stop detection device for tape recorders. A tape recorder like this can be used to enable comfortable playback and recording operations using a tape recorder/circle detection device.

例えば従来のテープレコーダの一関検出装置は、第１図
に示すように、端子ＩＮＫ図示されない再生イコライザ
から供給される高速再生信号がダイオードＤ１コンｒン
サＣおよび抵抗ｌからなる整流回路によシ包路線レベル
が検出されるようになっている。この包路線レベルは、
第１乃至第３のレベルコンノ譬レータ１１乃至１３の各
比較入力側に共通に供給され、基準電圧源ＶｒＩＩ　Ｖ
ｒ＠　＊　Ｖ−とにより堆出される基準電圧とそれぞれ
比較されるようになっている。For example, in a conventional tape recorder Ichinoseki detection device, as shown in FIG. Route level is now detected. This envelope level is
It is commonly supplied to each comparison input side of the first to third level converters 11 to 13, and the reference voltage source VrII V
r@*V-, respectively, and are compared with a reference voltage deposited by V-.

ソシて、＠１のレペルコンノ母レータ１１０比較出力は
、飼えばサイリスタ勢を有して構成される記憶回路１４
ｔ−介してアンド回路１１〇一方の入力端に供給される
。ＩＩ２のＶペルコン−レータ１２の比較出力アンド回
路ＩＪの他方Ｏ入力端子に供給される。ＩＩ１３のレベ
ルコンパレータ１３の比較出力は、記憶回路ＯＩＩ　Ｉ
Ｉ入力端に供給される。アンド回路１５の出力端は、端
子ＯＵＴを介して、飼えば図示されないグランシャ駆動
回路や高速再生信号が出力されゐことを防止するスピー
カ駆動用電力増幅器の建、−ティング回路の制御人力端
に供給されるように＆っでいる。In other words, the comparison output of @1's repel controller 110 is the memory circuit 14 configured with a thyristor element.
It is supplied to one input terminal of the AND circuit 110 via t-. The comparison output of the V perconverter 12 of II2 is supplied to the other O input terminal of the AND circuit IJ. The comparison output of the level comparator 13 of II13 is the memory circuit OII
Supplied to the I input terminal. The output terminal of the AND circuit 15 is supplied via the terminal OUT to the control terminal of the Gransha drive circuit (not shown) and the control circuit of the speaker drive power amplifier that prevents high-speed reproduction signals from being output. I am so that I can be treated.

例えば、第１図の装置は第２図（、）乃至葎）のタイミ
ングチャートに示さすような動作を行うものである。つ
まセ、端子ＩＮＫ第５図（ａ）に示されるような高速再
生信号がされると、第１．第２および第３のＶペルコン
ΔＶ−夕１１．１１およびＩＪの各比較入力端には第５
図伽）のような包絡線レベル信号が供給される。For example, the apparatus shown in FIG. 1 performs operations as shown in the timing charts shown in FIGS. Finally, when a high-speed reproduction signal as shown in FIG. 5(a) is input to the terminal INK, the first . The second and third V percon ΔV-11.
An envelope level signal as shown in Figure 3 is supplied.

この結果、第１．第２および第３のレベルコンツヤレー
タ１１．１２および１３０比較出力杜、それぞれ第２図
（・）　ｔ　（ｄ）　ｌ　（・）に示される如く変化す
るようになる。これにより、まず第３のレベルコン／Ｉ
Ｌ／−夕Ｊ　ｓｏ比１１１１ｔｌ）カローＬ／　ヘｋ（
以下Ｈレベルと称する）からＩ・イレペル（以下ＨＬ／
ベルと称する）に変化して、記憶１絡１４が駆動されゐ
。そして、第２のレベルコンツヤレータ１２の出力がＨ
レベルからＨレベルに立下っ＊　後、第１のレベルコン
／母レータ１１０出力がＨレベルからＨレベルに立上シ
、配憶回路１４の出力がＨレベルからＨレベルに立上る
（第２図１参照）ものである。As a result, 1. The comparative outputs of the second and third level contorrators 11, 12 and 130, respectively, vary as shown in FIG. As a result, the third level controller/I
L/-Yu J so ratio 1111tl) Karow L/ Hek(
(hereinafter referred to as H level) to I. Irepel (hereinafter referred to as HL/
(referred to as a bell), and the memory 1 circuit 14 is driven. Then, the output of the second level converter 12 becomes H.
After falling from the H level to the H level, the output of the first level converter/mother 110 rises from the H level to the H level, and the output of the storage circuit 14 rises from the H level to the H level (see Figure 2). 1)).

次に、高速再生信号の包絡線レベルが低下し、第１のレ
ベルコンツヤレータ１１の比較出力が立下っりｆｆｌ、
第２のレベルコン・譬レータ１２の比較出力がＨレベル
からＨレベルに立上夛、以ってアンド回路１５の出力は
ＨレベルからＨレベルに立上る（第２図−）参照）こと
になる、後に第３のレベルコンパレータ１３の比較出力
がＨレベルからＨレベルに立上シ、記憶回路１４はリセ
ット状態とされ出力をＨレベルからＨレベルに立下げる
（第２図（ｆ）参照）ことになる、このとき、アンド回
路Ｉ５は、出力をＨレベルからＨレベルとして（第２図
（ＪＩ）参照）磁気チーブの信号記録部分の終端を検出
する。Next, the envelope level of the high-speed reproduction signal decreases, and the comparison output of the first level conflator 11 falls ffl,
The comparison output of the second level converter/analogue 12 rises from the H level to the H level, so the output of the AND circuit 15 rises from the H level to the H level (see Figure 2-)). After that, the comparison output of the third level comparator 13 rises from the H level to the H level, and the memory circuit 14 is reset and the output falls from the H level to the H level (see Fig. 2(f)). At this time, the AND circuit I5 changes the output from the H level to the H level (see FIG. 2 (JI)) and detects the end of the signal recording portion of the magnetic chip.

このアンド回路１５の出力信号は、例えに図示しないチ
ーブレコーダのグランシャ駆動回路等を出力がＨレベル
とされる期間駆動しチーブレコーダを高速再生状態から
再生状態とすゐと共に、スピーカを駆動する電力増幅器
Ｃｔ＜、−ティングを解除するようＫなっている。The output signal of the AND circuit 15 drives, for example, a grandeur drive circuit of a chi recorder (not shown) during the period when the output is at H level, changes the chi recorder from a high-speed playback state to a playback state, and generates power to drive a speaker. The amplifier Ct<, K is designed to release the -ting.

しかしながら、＠１図に示されるようなチーｆ　ｖ　コ
ー／　（Ｄ　Ｉｌｌ　間検出鋏ｔ　ｈ　、レベルコン・
ダレータが３個必要とされると共に、サイリスタ等でな
る記憶回路が必要となるので、部品点数が多くなシ且つ
構成が複雑となる欠点を有していた。オ九各しペ＾コン
Δレータは、ヒステリシス特性を有してないので、それ
らのしきい値付近でのレベル変動により発振を引き起す
といった欠点４有している。However, as shown in Figure @1, the detection scissors th, level control
Since three daggers are required and a memory circuit consisting of a thyristor or the like is required, this method has the disadvantage that the number of parts is large and the configuration is complicated. Each pecon Δlator does not have a hysteresis characteristic, so it has the disadvantage that level fluctuations near their thresholds cause oscillation.

これに対し、例えば単一〇レベルコン／々し一タを用い
この検出出力の立上シ乃至立下ヤを検出するようにし、
単安定マルチバイブレータを駆動し所定期間テープレコ
ーダのグランシャ等を駆動可能としたテーグレコー〆の
陶間検出装置も提供されている。このようなテープＶコ
ー〆の曲間検出装置Ｌ１単安定マルチパイゾレーク用の
抵抗およびコンデ／ｆ等の外付部品が必要となり、ＩＣ
化するＫｉ都合が悪かった。On the other hand, for example, a single 〇 level converter is used to detect the rise or fall of this detection output,
There has also been provided a tape recorder end detection device that can drive a monostable multivibrator to drive a tape recorder's glance or the like for a predetermined period of time. External components such as a resistor and a capacitor/f are required for the L1 monostable multi-pisolec detector for detecting the distance between tracks of such a tape V cord, and the IC
It was inconvenient for Ki to change.

〔発明の目的〕[Purpose of the invention]

この発明は上記の点に−みてなされたもので、安定に動
作すると共に少い部品点数で構成可能とされ且つＩＣ化
に好適する良好なチーブレコーダの一関検出装置を提供
することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a good chime recorder single-function detection device that operates stably, can be configured with a small number of parts, and is suitable for integration into an IC. .

〔発明の概要〕[Summary of the invention]

この発明は、磁気テープを高速再生しこの高速再生信号
の包絡線レベルによ〉磁気チーｆＯ信号記録部分を検出
可能なテーグレコー〆において、前記包結線レベルの所
定レベルを検出する第１のヒステリ７スレベルコンΔレ
ータ、この第１のヒステリシスレベルコン／譬ｖ−１と
共に包結線レベルが供給され且つ上側トリ、グーインド
が第１のヒステリシスレベルコンパレータ以上となされ
下飼トリッｆ／インドが第１０ヒステリシスレペルコン
ノ豐レータよｊ％低いレベルとｌ’ｉ［２のヒステリ７
スレベルコンΔレータ、これら第１乃至第２いずれか一
方のヒステリシスレベルコンノ１Ｖ−夕の比較ｍ力論ｍ
を反転する手段、仁の手段によ）導出される信号および
比較出力論理が反転されない他方０ＩＩ２７＞至第１の
ヒステリシスレベルコン／壷レータの比較出力の論理積
をとる手段を備えたチーブレコーダの一関検出装置を構
成したことを特徴とする。The present invention provides a first hysteresis unit 7 for detecting a predetermined level of the envelope line level in a tape recorder capable of reproducing a magnetic tape at high speed and detecting a magnetic chifO signal recording portion based on the envelope level of the high speed reproduction signal. The envelope line level is supplied together with the first hysteresis level comparator and this first hysteresis level comparator, and the upper side, the ground level, is made to be greater than or equal to the first hysteresis level comparator, and the lower level controller f/ind is set to the tenth hysteresis level controller. The hysteria of l'i[2 and the j% lower level than the
Hysteresis level converter Δlator, comparison of hysteresis level converter 1V-1 of any one of these first to second hysteresis level converter
of the chip recorder, comprising means for ANDing the comparison output of the first hysteresis level converter/converter so that the signal derived (by the means of the second) and the comparison output logic are not inverted. The present invention is characterized in that it is configured as an Ichinoseki detection device.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照してこの発明の一実施例について詳細に
説明する。An embodiment of the present invention will be described in detail below with reference to the drawings.

第３図は、この発明によるチーブレコーダの曲間検出装
置の回路図であｌ）、ｍＩＥと同一部分には同一符号を
付してその説明を省略する。FIG. 3 is a circuit diagram of a music interval detection device for a chip recorder according to the present invention (1), in which the same parts as mIE are given the same reference numerals and their explanation will be omitted.

すなわち、入力端ＩＮはダイオ−ドロ１コンデンサＣ１
抵抗ＲＫよ多構成される整流回路を介して後述する第１
および第２０ヒステリシスＶペルコンノ々レータ２１ｓ
Ｐよび２１の各比反転側の入力端に接続されている。上
記第１０ヒステリシスレベルコンル−！のｔＨカＭ１１
ｉ、ｙンド回路２Ｊの一方の入力端に接続されている。That is, the input terminal IN is connected to the diode 1 capacitor C1.
The first
and the 20th hysteresis V pelconal regulator 21s
It is connected to the input terminal on the ratio inversion side of each of P and 21. The above 10th hysteresis level control! tH Ka M11
It is connected to one input end of the i, y node circuit 2J.

ＪＪ［２Ｆ）ヒステリ７スレベルコンΔレータ１２の出
力端は、イ／Δ−夕２４を介して上記アンド回路２３の
一方の入力端に接続される。The output terminal of the JJ[2F) hysteresis 7 level converter Δ-lator 12 is connected to one input terminal of the AND circuit 23 via the I/Δ-IN 24.

上記アンド回路２Ｊの出力端は出力端０１Ｊ’ｌ’　Ｋ
接続される。The output terminal of the above AND circuit 2J is the output terminal 01J'l' K
Connected.

上記第２のヒステリ７スレベルコンΔレータ２２の非反
転入力端および接地間Ｋ１−１第１０基準電源Ｖ、が図
示極性の如く介挿され、上記第１お！び第２のヒステリ
シスレベルコンバレー−相互間には第２の基準電源Ｖ、
が図示極性の如く介挿されている。The non-inverting input terminal of the second hysteresis level converter Δlator 22 and the K1-1 tenth reference power supply V are inserted between the ground K1-1 and the tenth reference power supply V as shown in the polarity, and the first O! and the second hysteresis level converter - a second reference power supply V,
are inserted according to the polarity shown.

上記第１および第２のヒステリ７スレベルコンΔレータ
２１および２２は、周知のようにヒステリシス特性をそ
れぞれ有してお〉、第１０ヒステリシスレベルコンノ譬
レータ２１のヒステリシス幅Δ■１が第２のヒステリシ
ス幅＃■よ〉屯広くなるように構成されている。そして
上記＠１お［／１１Ｅ２０Ｍ準電源ＶＩ＆よびＶ、は、
それ（’れ上ｉｆ２のヒステリ７スレベルコンΔレータ
２２の上側トリ、ｆ／インドが第１０ヒステリシスレベ
ルコンバレーｆｉｒｓｔ）上側ト９ッグポイントのレベ
ルよ）低く設定され、第２０ヒステリシスレベルコンノ
ｆレータｊ　ｊ　Ｏ下１１　）リッ７”／インドが第１
のヒステリシスレベル；ソノ９レータ２１の下側トリ、
グーインドよりもレベルが為〈設定されるよ５に、そ、
れすれ適宜出力レベルが調整されている。The first and second hysteresis level converters 21 and 22 each have a hysteresis characteristic, as is well known, and the hysteresis width Δ■1 of the tenth hysteresis level converter 21 is equal to the second hysteresis width. It is configured to be wider than the width. And the above @1[/11E20M quasi-power supply VI & and V,
It is set low (the level of the upper toggle point), and the 20th hysteresis level controller f is set low. O lower 11) Ri 7”/India is 1st
hysteresis level; the lower part of the sono9rator 21,
Because the level is higher than Goo India, it will be set to 5, so...
The output level is adjusted accordingly.

但し、周知のように上側トリッグーイントとはヒステリ
７スレベルコンΔレータの比較入力レベルが無信号状態
から上昇したとき、比較出力を反転させるレベルを示す
ものであシ、下側トリ、７’／インドとは比較入力レベ
ルが上側トＩＪ　ｙ　ｆ　／インドを越え良状態かじだ
いに低下したとき、比較出力レベルを反転させるレベル
を示すものである。However, as is well known, the upper trig point indicates the level at which the comparison output is inverted when the comparison input level of the hysteresis level converter delta controller rises from a no-signal state. India indicates the level at which the comparison output level is reversed when the comparison input level exceeds the upper limit IJ y f /India and gradually decreases in good condition.

次に１以上のように構成され九チーｌレコーダの曲間検
出装置の動作を第４図のタイ電ンダチャートを参照しな
がら説明する。但し第２ＩＩｌｉｉｌ中、（ａ）は入力
端ｌＮｌＩＣ供給されるチーブレコーダの高速再生信号
であり、伽）は第１および第２のヒステリ７スレベルコ
ンΔレータ２１および２２に供給され、！、（ａ）の高
速再生信号の包路線レベルを示すものであり、←）は第
１のヒステリ７スレベルコンΔレータ１１の出力レベル
を示ｔものであり、（ｄ）は第２のヒステリシスレベル
コン・ｆレータ２２の出力レベルをインバータ２４で反
転した信号を示すものであに、←）線端子ＯＵＴを介し
出力されるアンド回−２Ｊの出力信号を示すものである
。Next, the operation of the inter-track detection device of the nine-chip recorder constructed as described above will be explained with reference to the tie chart of FIG. However, in the second IIliil, (a) is the high-speed reproduction signal of the chip recorder supplied to the input terminal lNlIC, and (a) is supplied to the first and second hysteresis level converters 21 and 22, and ! , (a) shows the envelope level of the high-speed reproduction signal, ←) shows the output level of the first hysteresis level converter Δlator 11, and (d) shows the output level of the second hysteresis level converter 11. - This shows a signal obtained by inverting the output level of the f-lator 22 by the inverter 24, and also shows the output signal of the AND circuit 2J outputted via the ←) line terminal OUT.

すなわち、端子ＩＮＫ第４図（ａ）Ｋ示されるデージレ
コーダの高速再生信号が供給されあと第１おｊび第２の
ヒステリシスレベルコンノ譬レータ２ノおよび２２の各
非反転入力端には第４開缶）のような包結線レベルの信
号が供給されることになる。That is, after the high-speed reproduction signal of the digital recorder shown in FIG. A signal at the level of an envelope line, such as when a can is opened, is supplied.

この包絡線レベルの信号は、まず上昇し第２のヒステリ
シスレベルコンノ豐Ｖ−タｚｚＯ上９４トリ、！ポイン
トＶＵＩを越え第２のしステリンスレベルコン／ｌレー
ｐｚｚｏ出力ｖペルｔｔｉ４ｊＬばＬレベルからＨレベ
□ルに反転させ為ことによ抄、インバータ２４を介して
アンド回路２ｊの他方の入力端をＨレベルからＬレベル
とする（第４図（ｄ）参照）ものである６次に包絡線Ｖ
４ルの信号は、さらに上昇し第１のヒステリシスレベル
コンノ豐し−／ｚｚＯ上１１１）リツｆｌイｙ）　ＶＥ
ｌｌを越えて、第１のヒステリシスレベルコンノ臂レー
タ２１の出力レベルをアンド回路２３の一方の入力端と
共にＬ（／−４ルからＨレベルとする（第４図（、）参
照）ものである。This envelope level signal first rises and reaches the second hysteresis level. By crossing the point VUI and inverting the output from the second level controller/l level converter/l level pzzo from the L level to the H level, the output is passed through the inverter 24 to the other input terminal of the AND circuit 2j. from the H level to the L level (see Figure 4(d)).
4 signal rises further and reaches the first hysteresis level.
ll, the output level of the first hysteresis level controller 21 and one input terminal of the AND circuit 23 is set from L (/-4) to H level (see FIG. 4(,)). .

そして、磁気チーブが信号記録部分の終端付近を高速再
生される状態となると、しだいに包結線レベルが低下し
て＃Ｉ２のヒステリシスレベルコンノナレータ２２の下
１１）９ツｆ４４ン＞以下と７１す、第２のヒステリシ
スレベルコンノ譬レータ１１はイ／ノ譬−夕２４を介し
アンＰ回路ＺＳＯ他方の入力端をＬレベルか■レベルと
する（１１１１４図（ｄ）参照）ようｋなる。さらに包
結線レベルがｔＴＬＴｉＯ２ステリシスレベルプンノ４
レータｚ１の下側トリッｆｌインド以下となると、第１
のヒステリシスレベルコンノ譬Ｖ−タは、アンド回路２
Ｓの一方の入力端と共に出力端をＨレベルからＬＶレベ
ルする（＃Ｉ４図（１）参照）ようＫなる。Then, when the magnetic chip is in a state where the vicinity of the end of the signal recording part is reproduced at high speed, the envelope line level gradually decreases to 71 below the hysteresis level controller 22 of #I2. , the second hysteresis level converter 11 sets the other input terminal of the amplifier circuit ZSO to the L level or ■ level via the input/input converter 24 (see FIG. 11114 (d)). Furthermore, the envelope line level is tTLTiO2 steresis level Punno 4
When the lower trifl India of the factor z1 becomes lower than the first
The hysteresis level controller V-ta is AND circuit 2
K changes the output terminal from the H level to the LV level together with one input terminal of S (see #I4 (1)).

この結果、第４図＠）に示されるように７７４回路２３
は、各入力端が共にＨレベルとされる期間を検出し、磁
気チー！の信号記録部分の終端検出ノタルスを端子０１
ＪＴに出力するものである。As a result, as shown in Fig. 4 @), 774 circuits 23
detects the period in which each input terminal is both at H level, and calculates the magnetic chi! The end detection terminal of the signal recording part is connected to terminal 01.
This is what is output to JT.

このように、第３図のデーグレコー〆の一関検出装置は
、＠１図に示される４のより４少い部品点数で構成する
ことができるものであり、ヒステリシスレベルコン’４
Ｖ−１を使用し九〇で包結線レベル信号の変動が急激で
あっても安定に動作し得るものである。オ九嬉３図のデ
ージレコーダの曲間検出回路は、単安定マルチ・櫂イゾ
レータを含まないことから、ＩＣ化し九場合外付部品が
少〈な６、ｒｃｏピン数を削減することができる。In this way, the one-function detection device of the day recorder shown in Fig. 3 can be constructed with 4 fewer parts than the 4 shown in Fig. @1, and the hysteresis level converter '4
Using V-1, even if the envelope level signal fluctuates rapidly at 90, it can operate stably. The inter-track detection circuit of the digital recorder shown in Figure 3 does not include a monostable multi-stable isolator, so it can be integrated into an IC, reducing the number of external parts and reducing the number of RCO pins.

ところで、この発ｆ１４によるチーｆｖコーメＯ曲間検
出回路は、例えば具体的Ｋ２Ｓ図のように構成すること
ができる。但し＃ＩＳｌ！ｌｉ！ｌ中第３図と同一部中
圧３図一符号を付してその説明を省略する。By the way, the inter-song detection circuit based on this f14 can be configured as shown in the concrete K2S diagram, for example. However, #ISl! li! The same parts as in FIG. 3 in FIG.

すなわち、第５図中３１はダイオードＤ１コンデンサＣ
２，抵抗Ｒにより構成される整流回路である。３１はト
ランジスタＱ１乃至Ｑ−箋ダイオードＤｉ　ｅ　ＤＩ　
、電流源Ｉ、によｐ構成される第１のヒステリシスレベ
ルコンノ中Ｖ−夕で＆ル。That is, 31 in FIG. 5 is the diode D1 capacitor C.
2. This is a rectifier circuit composed of a resistor R. 31 is a transistor Q1 to a Q-type diode Di e DI
, a current source I, and a first hysteresis level controller configured by a current source I and a current source V and a current source I, respectively.

３３は電流源Ｉｆｉ、抵抗ＲＩ　Ｋより構成される第１
のヒステリシスレベルコ／ノ臂レータＩＪの基準電源で
ある。33 is a first circuit consisting of a current source Ifi and a resistor RIK.
This is the reference power supply for the hysteresis level control/controller IJ.

Ｊ４は、トランジスタＱｙ乃至ＱｌｊｓダイオードＤＭ
ｓ抵抗Ｒ１、電＊ｌ１（ＩｓＫヨり構成−ｇｔＬ！ＩＩ
２のヒステリシスレベルコンノｆＶ−ｐでアル。J4 is the transistor Qy to Qljs diode DM
s resistance R1, electric *l1 (IsK twist configuration-gtL!II
Al at the hysteresis level control fV-p of 2.

３５は抵抗Ｒａ、電流源Ｉ４１Ｃよ〉構成される第２の
ヒステリシスレベルコン／４レータ１ｊの基準電源であ
る。３＃はトランジスタＱ＊ｓｓ抵抗Ｒ４によ〉構成さ
れる磁気テープ信号配鎌部分の終端検出回路であ：ｂ。Reference numeral 35 is a reference power source for the second hysteresis level converter 1j, which is composed of a resistor Ra and a current source I41C. 3# is an end detection circuit for the magnetic tape signal distribution section which is constituted by a transistor Q*ss resistor R4: b.

ここで、電流ｌｌ１１乃至１４の電流値、抵抗組。Here, the current values of the currents 11 to 14 and the resistance set.

Ｒ３の抵抗値をそれらの各符号で示すものとすれば、ト
ランジスタＱ１は、攬−スミ位が１．１．以上となると
オンとなる。これＫよ）、トランジスタＱ４乃至Ｑ６の
各コレクタ電流が略電滝源■１電流に等しくなる。そし
て、トランジスタＱＢは、トランジスタＱ雪のペース電
位ｔ（Ｉｔ　　Ｉｉ）Ｒｍとし、トランジスタＱ１がオ
フとなるペース電位を定める。If the resistance values of R3 are indicated by their respective signs, then the transistor Q1 has a depth of 1.1. When it is above, it turns on. (K), each collector current of the transistors Q4 to Q6 becomes approximately equal to the current of the voltage source (1). Then, the transistor QB sets the pace potential t(It Ii)Rm of the transistor Q, and determines the pace potential at which the transistor Q1 is turned off.

つまり、第１のヒステリシスレベルコンパレータ３２は
、上側トリ、グＩインドＶｔ１１、下側トリッグＩイン
ドＶＬ１％　ヒステリシス幅ノｖ１が、ＶＵＩ　＝ｌ冨
ＲＩ ＶＬＩ　　＝（Ｉｓ　　　Ｉ５）Ｒｔ ΔＶ＋　＝Ｉ意Ｒ＋　　（ＩＩ　　ＩＩ）Ｒ１−ＩＩＲ
Ｉとなる。In other words, the first hysteresis level comparator 32 calculates that the upper trig I ind Vt11 and the lower trig I ind VL1% hysteresis width v1 are VUI = l RI VLI = (Is I5) Rt ΔV+ = I R+ ( II II) R1-IIR
Becomes I.

同様にして、＠２のヒステリシスレベルコン・臂レータ
３４は、上側トリップＩイン）　Ｖｗｍ　％下側トリ、
！ポイントＶＬ＊、ヒステリシス＠＃量がＶＵＩ”Ｉ４
Ｒ１、 ＶＬＩ　＝（Ｉ４　Ｉｓ）　Ｒｍ、”、、’ΔＶｌ”Ｉ
ＩＲＩ となる。Similarly, @2's hysteresis level converter/arm regulator 34 sets the upper trip I in) Vwm % lower trip,
! Point VL*, hysteresis @# amount is VUI"I4
R1, VLI = (I4 Is) Rm,”,,'ΔVl”I
It becomes IRI.

また磁気テープ信号記録部分の終端検出回路３ｉは、ト
ランジスタＱｓｓがダイオードＤＩとカレントミラー回
路を構成し、抵抗Ｒ，０両端がトランジスタＱｕのコレ
クタおよびエミッタに対応接続されることにより、トラ
ンジスタＱ重がオンで且つトランジスタｑ丁がオフの状
態で端子ＯＵＴをＨレベルとするようＫなされてる。In addition, in the termination detection circuit 3i of the magnetic tape signal recording portion, the transistor Qss constitutes a current mirror circuit with the diode DI, and both ends of the resistor R and 0 are connected to the collector and emitter of the transistor Qu, so that the transistor Q is The terminal OUT is set to H level when the transistor q is on and the transistor q is off.

つ壕す、終端検出回路３σは、上記の如く構成したこと
Ｋより、第１のヒステリシスレベルコン・母レータ３２
の比較用論理と第２０ヒステリシスレペルコンノ々レー
タ３４の比較ｍ力論ｍｔ反転した論理の論理積を等価的
に検出することＫなる。Since the termination detection circuit 3σ is constructed as described above, the first hysteresis level converter/mother 32
The logical product of the comparison logic of the 20th hysteresis level converter 34 and the inverted logic of the comparison logic mt is equivalently detected.

ｔた第３図の回路に対して第６図のような回路構成とし
ても、同等の効果を得ることができる。但し第６図中第
３図と同一部分には同一符号を付してその説明を舊略す
る・ つまり、第６図において第２０ヒステリシスレペルコン
ノ譬レータｚｘは、８３図０場４ｒとｌｄ非反転、反転
の各入力端が入替られており、第１のヒステリシスレベ
ルコン、４レーｐｘｘとは反対の論理の比較出力を出力
するようＫ　ｌｋ　ｙている。これにより第３図中のイ
ン／４−夕１４を省略してチーズレコーダの一関検出装
置を構成することができる。また、５ｌＩ６図中では＠
３１１の基準電源Ｖ、を省略し、ｌｌ１１およびＩＫ！
０ヒステリシスレペルコンノ量レータｓｌ＞よＵＩＩＯ
上側トリ、グＩイン）　Ｖｔ１１およびＶｔ麿を同一と
しているが、包絡線レベルの立上ＤＫ対し各ヒステリシ
スレベルコンパレータｘｘｋよＵｌｌが各出力を同時に
変化させるように＆るので、アンド回路２３出力が変化
して誤動作を引き廻す可能性はない。The same effect can be obtained by using a circuit configuration as shown in FIG. 6 in contrast to the circuit shown in FIG. 3. However, in FIG. 6, the same parts as in FIG. The inverting and inverting input terminals are exchanged so that a comparison output of the opposite logic to that of the first hysteresis level converter, 4-ray pxx, is outputted. As a result, it is possible to omit the input/fourth-interval 14 in FIG. 3 to configure the first-pass detection device for the cheese recorder. Also, in figure 5lI6, @
311 reference power supply V, is omitted, ll11 and IK!
0 hysteresis level controller sl > UIIO
Although Vt11 and Vt are the same, each hysteresis level comparator xxk and Ull are set so that each output changes simultaneously for the rising DK of the envelope level, so the output of the AND circuit 23 is There is no possibility of it changing and causing malfunction.

さらＫは、上記各実施例は出力を正論理となるようにし
たが、適宜回路構成を変更して負論理出力となるように
することも可能である。その他、種々の変形や適用はこ
の発ｖ４ｏ＊旨を逸脱しない範囲で可能であることは言
う迄もない。Furthermore, in each of the above embodiments, the output is a positive logic, but it is also possible to change the circuit configuration as appropriate to make the output a negative logic. It goes without saying that various other modifications and applications are possible without departing from the spirit of this invention.

〔発明の効果〕〔Effect of the invention〕

以上詳述したようＫこの発明によれば、安定に動作する
と共に少い部点数で構成可能とされ且つＩＣ化に好適す
る良好なデー！レコーダＯ曲間検出装置を提供すること
ができる。As described in detail above, according to the present invention, the device operates stably, can be configured with a small number of parts, and is a good data base suitable for IC implementation. A recorder O song interval detection device can be provided.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のテーグレコー〆の一関検出装置を示す回
路図、第２図（ａ）乃至−）は第１図の装置の動作を説
明するために用い九タインンダチャー）　、Ｋ　ｓ図は
この発明に係るテープレコー〆の自問検出装置を示す回
路図、第４図６）乃至（・）は嬉３図の装置の動作を説
明するために用いたタイミングチャート、Ｉｓ５図は他
の実施例であってこの発明による曲間検出装置の具体的
−構成例を示す回路図、第６図はさらに他の実施例を示
す回路図である。 １１．１１・・・ヒステリシスレベルコンパレータ、２
３・・・アンド回路、２４・・・インバータ、Ｄ・・・
ダイオード、Ｃ・・・コンデンサ、Ｒ・・・抵抗、ｖｌ
。 Ｖ寓・・・基準電源。 出願人代理人　　弁理士　鈴　江　武　廖第１図 第２図 第３図 第４図Fig. 1 is a circuit diagram showing a conventional tag recorder one-inductor detection device, Fig. 2 (a) to (-) are used to explain the operation of the device in Fig. 1), and the Ks diagram is A circuit diagram showing a tape recorder self-detection device according to the present invention, FIG. 4 6) to (·) are timing charts used to explain the operation of the device in FIG. FIG. 6 is a circuit diagram showing a specific example of the configuration of the song interval detection device according to the present invention, and FIG. 6 is a circuit diagram showing still another embodiment. 11.11...Hysteresis level comparator, 2
3...AND circuit, 24...Inverter, D...
Diode, C...capacitor, R...resistance, vl
. V: Reference power supply. Applicant's agent Patent attorney Liao Suzu Jiang Figure 1 Figure 2 Figure 3 Figure 4

Claims (1)

【特許請求の範囲】[Claims] 磁気テープを高速再生しこの高速再生信号の包結線レベ
ルにより磁気チーｌの信号記一部分を検出可能なテープ
レコーダにおいて、前配髄絡線レベルの所定レベルを検
出するｌ１ｌＯヒステリシスレベルコン／中レータト、
ζ０ＩＩＩＯヒステリシスレベルコンパＶ−タト共に前
１ｅ包ｍ線レベルが供給され且つ上側トリ、グーインド
が上１１Ｅ１０ヒステリシスレペルプンΔレータ以上と
なされ下側トリッｆ−インドが上記Ｉｌｌのヒステリシ
スレベルコンノ豐し−タ！ｊ４低いＬ／−’ｔルとｉＪ
れる第２のヒステリシスレベルコン・ダレータと、上記
第１乃至第２いずれか一方のヒステリシスレベルコン−
１々レ−ｐｏ比較ｍカ論理を反転する手段と、この手段
によ）導出される信号および比較出力の論理が反転され
ない他方の第２乃至第１のヒステリシスレベルコン−レ
ータの比較出力の論理積をとる手段とｔ具備してなるこ
とを特徴とするチー！レコー〆の一関検出装置。In a tape recorder capable of reproducing a magnetic tape at high speed and detecting a signal record portion of a magnetic channel based on the envelope line level of the high speed reproduction signal, an l1lO hysteresis level controller/intermediate rate converter for detecting a predetermined level of the front medullary connecting line level;
ζ0IIIO hysteresis level comparator V-Tat is supplied with the previous 1e envelope m-line level, and the upper triglyzer and the gluind are made to be higher than the upper 11E10 hysteresis level comparator Δr, and the lower tri-f-ind is the hysteresis level controller of the above Ill. ! j4 low L/-'t le and iJ
a second hysteresis level converter; and one of the first to second hysteresis level converters.
means for inverting the logic of the comparison output of the second to first hysteresis level converters; A Qi that is characterized by being equipped with a means for taking the product and a t! Ichinoseki detection device for record closing.