JPS58179068A - Signal processor of sensor array - Google Patents

Abstract

PURPOSE:To obtain an output having high resistance to noise, a wide dynamic range and a large quantity of information, by connecting a light-time converting circuit to the output of a photosensor and converting an optical current into a time to read it after setting an order of light intensity. CONSTITUTION:The signal value of the output of a sensor array (n) for automatic focusing comprising (n) units of photosensors is supplied to a light-time converting circuit L/T to be converted into a pulse of time value. The pulse width period is detected by a pulse width detecting circuit TD for the output of the circuit L/T, and this detecting signal turns on a register M of the next stage. At the same time, the order is set by a counter G while the synchronism is secured at an advance control part AC. The writing is carried out to the register M in order of the intensity of the light which is irradiated to a sensor. Thus the reading is carried out by setting an order of intensity to the output of the photosensor. This can obtain an output which has high resistance to noises, a wide dynamic range and a large quantity of information.

Description

【発明の詳細な説明】 この発明は、例えはオートフォカスカメラ等ｔこ用いる
ことのできるセンサアレイの信号処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal processing device for a sensor array that can be used, for example, in an autofocus camera.

この種の信号処理装置として、Ｃ０Ｄ−次元センサが知
られているが、００１）は特性を上げようと４−ると、
区億の長さおよび電極間の距離を短くしｆ、ｆけれはｆ
、ｆらない。これはダイナミックレンジが伏くすること
を意味しており、このため容輩が小さくなり保持できる
１ａ荷の電が限られて、ブルーミングが起き９すくなる
という欠点かある。更（こ、安ボざイする最小寸法が現
在のＩＯ製製造グセセス眠界ｔＣ近いので、その制御が
―しく安犀性が要求される等の開祖がある。これらの欠
点を回避するためｌこは、０すＤのかわりｌこ第１図の
ブロック図１こ示すような７オトダイオードアレイを用
いることが考えられ６が、このタイプのセ／すｌこはデ
ータの読み取りがシフトレジスタｌの１ＩＩＩＬ次走査
でフォトダイオード°２、もしくは蓄槓谷ｉｉ３のスイ
ッチをＯＮしていく方法をとるためスイッチングのノイ
ズが０戸）やすい、ビン）　Ｍｌ　ｆ　＋　くすると、
センサ中のビデオライン容量が大きくなり感度が落ちる
等という欠点がある。これは第２図のフローチャートか
ら明らかなように、センサアレイ中の各センナの出力）
ｆ：１つの回路で共通Ｉこ処理しようとするためｌこ生
ずるのであり、例えは谷センナ毎ｆこＡ／Ｄ　ｉ換器を
つけて後はディジタル処理すれば解決するか、これでは
回路の規模が大きくなりすきで現実的でない。また、谷
センサの出力をアナログとせすｆこＩピットのディジタ
ル出力とすればノイズなどの間践は回避できるが、扱わ
れる情報量が少くなってしまう。A C0D-dimensional sensor is known as this type of signal processing device, but in order to improve its characteristics, 001)
The length of the section and the distance between the electrodes are shortened to f, and the deviation is f.
, f not. This means that the dynamic range is lowered, which has the disadvantage that the capacity becomes smaller and the amount of 1a charge that can be held is limited, making blooming more likely to occur. In addition, the minimum dimension for safety is close to the current IO manufacturing tolerance limit tC, so its control is difficult and safety is required.In order to avoid these drawbacks, l In this case, it is possible to use a 7-diode array as shown in the block diagram of Figure 1 instead of 0sD, but in this type of cell, reading data is done using a shift register. In the next scan of 1IIIL, the photodiode °2 or the switch of the storage tank ii3 is turned on, so the switching noise is 0) easy, and when the bin) Ml f + is set,
There are drawbacks such as increased video line capacitance in the sensor and decreased sensitivity. As is clear from the flowchart in Figure 2, this is the output of each sensor in the sensor array)
f: This occurs because one circuit is trying to process the common I. For example, it can be solved by adding an A/D converter for each valley sensor and doing the rest digitally. The scale would be too large, which is not realistic. Further, if the output of the valley sensor is made analog and the output of the I pit is made digital, noise and other problems can be avoided, but the amount of information handled will be reduced.

この発明は上記に轟みなされたものであり、ダイナミッ
クレンジが広く、情報量の豊富な出力を得ることができ
、し力）も構成が簡単なセンサアレイの信号処理装置を
提供することを目的とする。The present invention has been made in view of the above, and an object of the present invention is to provide a signal processing device for a sensor array that has a wide dynamic range, can obtain an output with a rich amount of information, and is easy to configure. shall be.

！３図は〜この発明の詳細な説明するブロック図である
。Ｐは受光素子として配置され光強ｌｉｔこ番乙、シタ
元１ｔｆｆｌを発生するｎ［の７オトセンサであり、通
常フォトダイオードが用いられる。Ｌ／Ｔは前記各７オ
トセンサの出力信号値を一１１ｉ１こ該イぎ号ＩｆｉＪ
こ対応する時間値のパルス幅を有するパルスｌこＸ侵す
る尤一時間変換回路であり、初期値０（１）から１（Ｏ
）へ反転するまでの時間が照射される元の１１こよって
決められるものである。すばわへ反転する時間刀５短け
れば照射されている光は強いし、反転時間が長ければ元
が弱いこと１こなる。! FIG. 3 is a block diagram illustrating the invention in detail. P is a sensor of n[ which is arranged as a light receiving element and generates light intensity 1tffl, and usually a photodiode is used. L/T is the output signal value of each of the seven sensors.
This is a time conversion circuit that converts pulses having pulse widths of corresponding time values, and changes from an initial value of 0(1) to 1(O
) is determined by the irradiated element 11. If the time sword to reverse to Subawa is short, the irradiated light will be strong, and if the reversal time is long, the original light will be weak.

Ｔ　ＤはＦｊｔｌ　Ｎ［；　、ｆ　！回路からのパルス
を受けてそのパルス幅終期をそれぞれ慣用するパルス幅
検出回路であり、この出力は次段に設けられ、各セ／す
ζこ対応したレジスタＭをＬＪＮするとともｌこ、進行
制御１ｉ１４１部へＣにより同期をとられながらカウン
タＧｔこて順位付けが行なわれる。すなわちレジスタＭ
はそれぞれ光一時間変換回路り、／’Ｉ’　ｔこ対応し
でおり、ここには対応する元一時間変換回路が芋体のな
かで何着目ｌこ反転したかというその１Ａｉｔｒ、もし
くはある数からその顔合を差し引かれたものがパレス幅
検出回路ＴＤｇよびカウンタＧよりなる判定手段により
＠＋１７ｒされて書き込Ｉれる。狽舎そのものを書き込
むｙｌＩでぽっと、レジスタに、蒼き込談れている数子
が小さいほど、対応する光一時間に逆回路の出力が速く
反転したこと、換器すれば切応するフオトセ／すＰｌこ
照射される元が惰力）ったことになる。し／メタ２１　
、２２　＋　、−、，２ｎへの督き込みが終わるとこれ
らの書き込まれたデータがセンナ情報として外部回路へ
出力される。T D is Fjtl N [; , f ! This is a pulse width detection circuit that receives a pulse from the circuit and uses the end of the pulse width, and this output is provided at the next stage, and when the register M corresponding to each stage is LJN, it is used for progress control. The ranking of the counter Gt is performed while being synchronized by C to the 1i141 section. That is, register M
corresponds to the optical one-time conversion circuit, /'I' t, respectively, and here the corresponding original one-time conversion circuit is 1Aitr, or a certain number, which indicates how many times the corresponding original one-time conversion circuit has been inverted in the potato body. A value obtained by subtracting the facial appearance is incremented by +17r by a determination means consisting of a pulse width detection circuit TDg and a counter G, and is written I. In ylI, which writes the code itself, I suddenly write in the register that the smaller the number written in blue, the faster the output of the inverse circuit is reversed in the corresponding light hour, and that the output of the reverse circuit will be reversed if the switch is changed. This means that the source of the irradiation was caused by inertia. shi/meta21
, 22 + , -, , 2n, the written data is output to the external circuit as sensor information.

第４図（ａ）　ｉこ尤一時間変換回路の構成−を示もト
ランスファーゲート４は動作の厳初に人カφ。ｌこより
導通され、容ｔ５を電ｆＬＩＩＬ圧ＶＤＤまで光電した
後カットオフされる。容量５に蓄積された電荷は、フォ
トダイオード６Ｉこ照射される光の１１こよって定まる
（はば比例するものと児でよい）光電流目こよって放電
される。初期状７ｉこおいてはインバータ７の人力Ｖｉ
ｎはＶＤＤ（すなわち正論理ζこおいで１１１）に等し
く、インバータ７の出方ｕｔ Ｖ４１％は鍮埋値ｌＯ１を出力する。光電流目こよた時
、インバータフは論理１直１１９を出力する。FIG. 4(a) shows the configuration of this particular time conversion circuit.The transfer gate 4 has a human power φ at the very beginning of its operation. The capacitor t5 is electrically conductive to the voltage fLIIL voltage VDD and then cut off. The charge accumulated in the capacitor 5 is discharged by a photocurrent determined by (or may be proportional to) the light irradiated onto the photodiode 6I. In the initial state 7i, the human power Vi of inverter 7
n is equal to VDD (that is, positive logic ζ is 111), and the output of the inverter 7 ut V41% outputs the output value lO1. When the photocurrent is too high, the inverter outputs a logic 1 switch 119.

イノバフタフの出力が１０１力）ら１１１に反転するま
での時間ｔ１は谷１１１５１こ蓄積された電荷を放電す
るスピード、すなわち光重１によるから、光の強度が時
間ｌこ変換されたこと船こなる。同、この場合、光電ま
たは光強度が大音ければ時間ｔ１は小さくなり、また光
強度が小さければｔｌは大きくなる。つまり、第４図（
ａ）の（ロ）路Ｉこよって元５ｆｆｉ＆をそれと略反比
しυする時間をもって２値化する光一時間変換回路が形
成される。第４図（ｂ）　、　（Ｃ）　。The time t1 required for the output of Innovaft to reverse from 101 to 111 depends on the speed at which the accumulated charge is discharged, that is, the light weight 1, so the intensity of the light is converted over time. . Similarly, in this case, if the photoelectricity or light intensity is loud, the time t1 will be small, and if the light intensity is small, the time tl will be large. In other words, Figure 4 (
(b) Path I of a) Thus, an optical one-time conversion circuit is formed which substantially inversely compares the element 5ffi& and binarizes it in the time it takes to υ. Figures 4(b) and (C).

（ｄ）は光一時間変換回路の他の構成例であり、いずれ
も人力４７こよりトランスファーゲート４を操作してイ
ンバータ７の人力ＶｉｎをＶＤＤもしくは接電 地レベルｔこ？７７Ｍ設足した後、丸電流ｊ／こより容
量５を光放電してインバ〜り７の−理田力Ｖｏｕｔｆ反
転させるものである。但し、第４図（０）　、　（Ｄ）
の構成は１町図（ａ）　、　（ｂ）と比べ、トラ／スフ
ァ−ブート４の人力φＯＩこ対し、インバータ７の反転
時が逆となるため、第４図（ａ）　、　（ｂ）と同様の
動作を行う４こは、インバータ７の次段１こ、もう１つ
別のインバータを設ける必要がある。(d) shows another configuration example of the optical one-time conversion circuit, in which the transfer gate 4 is operated by the human power 47 and the human power Vin of the inverter 7 is set to VDD or the ground level t? After 77M is installed, the capacitor 5 is photo-discharged by a round current j/ to invert the inverter 7 -Rida force Voutf. However, Fig. 4 (0), (D)
Compared to Figure 4 (a) and (b), the configuration of Figure 4 (a) and (b) is similar to that of Figure 4 (a) and (b) because the inverter 7 is reversed in contrast to the human power φOI of the tiger/sphar boot 4. For the four devices that perform similar operations, it is necessary to provide another inverter at the next stage of the inverter 7.

次／ｃ第５図を＃照してパルスｌＩＩ横出回路の構成例
を示す。基本はセットリセットフリソゲフロップ８であ
り、そのセット人力８は光一時間変換回路の出力信号φ
ｌと、進行制御部よりのＩＳ号φ２と、フリップ７０ツ
グ８の反転出力Ｑを帰還させたもの３？の信号のＡＮＤ
人力おなっている。Ｑとパルス幅検出回路の出力φｌと
のＡＮＤかＡＮＤゲート９１こよつでとられて外部へＯ
Ｕ　Ｔ　４ｇ号として出力される。Next/c An example of the configuration of the pulse III side output circuit is shown with reference to FIG. Basically, it is a set/reset Frisoge flop 8, and its setting power 8 is the output signal φ of the optical one-time conversion circuit.
1, the IS signal φ2 from the advancement control section, and the inverted output Q of the flip 70 toggle 8 are fed back 3? AND of the signals of
Human power is low. Q and the output φl of the pulse width detection circuit are taken by the AND gate 91 and output to the outside.
Output as U T 4g.

この回路の動作を第６図のタイミノグチヤードを用いて
説明すると、まず動作の開始ｌこ先たって信号φ３１こ
よりフリップフロップ８をリセットしてチ＜（時刻ｔｏ
）。すると初期状態としてＱ＝１が実現される。またφ
１の初期状態はＩｇｌであるから、０ＵＴ−φ１・Ｑの
初期状練は°Ｏ′である。To explain the operation of this circuit using the timing chart shown in FIG. 6, first, after the start of the operation, the flip-flop 8 is reset by the signal
). Then, Q=1 is realized as an initial state. Also φ
Since the initial state of 1 is Igl, the initial state of 0UT-φ1·Q is °O'.

動作を洲始すると第３図１こ示した進行制御部ＡＯより
、同図Ｉこ示すような周期的なパルスがφ！ｌこ人力さ
れる。（図ではパルスの立上り幅を広くとっているが、
実際はわずかな幅である。）光一時間変逆回絡まりの３
号φ１が時刻ｔ１でｌ肇１１こなると、０ＵＴ＝４６＋
−Ｑも’　１　”とな６゜φ１が＋　１　ｗとｔｌつだ
後の最初のφ２パルスの立上り（時刻１２）で、フリッ
プフロップ８のセット人力ＳはＡＮＤ条件が満たされて
１となり、フリップフロップ８はセントさ石る。すなわ
ちＱ−０となる７５）ら、ＯＵＴ；φ】・Ｑは再び１０
１々なる。この後はφｌヤφ２がどのよう（こ父化をし
Ｃもζ＝Ｏは変化しない力）ら、出力信号０（ＪＴはフ
リップフロップ８がφ３人人力こよってリセットされる
まで１０１を保つ◇このよう（こしで、光一時間変換回
路よりの信号が反転しま た時だけパルス状Ｊこ１＋１を出力するパルス幅検出回
路を構成することができる。同、第６図における進行制
御部よりの信号φ４は、その立ち下がり力入信号φ２の
立ち上がりの直前もしくは同時となるよう周期パルスと
しで設定されたものであり、その動作Ｉこついては、第
９図において本発明の実施例とともｌこｌ＃述する。When the operation starts, the progress control unit AO shown in FIG. 1 generates periodic pulses as shown in FIG. This person is powered. (In the figure, the rise width of the pulse is set wide,
In reality, it is a small width. ) 3 of light one time variable reverse rotation entanglement
When the number φ1 increases by l 11 at time t1, 0UT=46+
-Q also becomes '1' 6° At the rise of the first φ2 pulse after φ1 is +1 w and tl (time 12), the set force S of the flip-flop 8 becomes 1 as the AND condition is satisfied. Flip-flop 8 is set to center, that is, Q-0.75), OUT; φ]・Q is 10 again
There will be one. After this, no matter how φl and φ2 (forces are changed and C and ζ=O do not change), the output signal will remain 0 (JT will keep 101 until flip-flop 8 is reset by φ3 human power)◇ In this manner, it is possible to configure a pulse width detection circuit that outputs a pulsed J1+1 only when the signal from the optical time conversion circuit is inverted. φ4 is set as a periodic pulse so that the falling input signal φ2 rises immediately before or at the same time, and its operation is explained in detail in FIG. #Describe.

丈た、タイミングチャートｌこは示さないが、動作の始
めにカウンタ６０をリセットする信号として１φ５を設
定しでおく。Although the timing chart is not shown, 1φ5 is set as a signal to reset the counter 60 at the beginning of the operation.

第７図ｔこはパルス幅検出回路の第２の構成例が、ｇｓ
図にはｍ７図の回路のタイミングチャートが示されてい
る。第７図の回路の構成は、第５図の回路と元一時間ｆ
ｍ回路の関にセットリセット７リツプフロツグ１０を置
いたものになっている。FIG. 7 shows a second configuration example of the pulse width detection circuit.
The figure shows a timing chart of the circuit in diagram m7. The configuration of the circuit in Figure 7 is the same as the circuit in Figure 5.
A set/reset 7 lip-frog 10 is placed between the m circuits.

これは、第５図の回路では、φ２が１１１となっている
短い期間にもしφ１が＠１１１こなるｄ回路が誤動作す
る可能性があるので、これを元金Ｉこ防止するためのも
のである。７リツグフロソプ１０のセット膚子Ｓは、光
一時間変換回路よりのｍ号φｌと進行制御部よりの信号
φ６とのＡＮＤ人力となっている。信号φ６は信号φ２
と１勾時に１１″＋こなることは無いクロックパルスで
ある。７リツプフロソグ１０のリセット端子Ｒ１こは、
フリップフロップ８のりセット端子Ｒｆこ人力されでい
るものと四じ進行制御部からの信号φ３が人力されてい
る。フリップフロップ１００）役割はその出力信号Ｑｌ
　（第５＆ｇＪのφ］Ｉζ相当する）が、φ２が”１１
の期間番こ反転しないようｌこすることである。第８図
のタイミングチャート５−見ればわかるようｌこもしφ
ｌがφ２１１１の期間ｌこ反転したとしても、その時は
φ６が１０１であるからフリップフロップ１０はセット
されず、信号Ｑは信号φ３１こよって時刻ｔｏｆこ設定
された初期値″０１のま談である。その仮φ２＝０とな
り、モしてｍ６図１となった時点ではじめでφｌとφ・
のＡＮＤ条件が満たされ、フリップフロップ１０はセッ
トされその出力Ｑｌは１１＃に反転する。Ｑ■が反転す
る時刻ｔ３は、信号φ２が１０１の時−こ腿られるから
、前述したような不都合は生じない。恢の動作は第５図
、第６図のものと同じである。In the circuit shown in Figure 5, there is a possibility that the d circuit where φ1 becomes @111 malfunctions during the short period when φ2 is 111, so this is to prevent this from occurring. be. The set point S of the 7-rig flow controller 10 is manually operated by ANDing the m-signal φl from the light-to-time conversion circuit and the signal φ6 from the advancement control section. Signal φ6 is signal φ2
This is a clock pulse that never exceeds 11''+ at one gradient.The reset terminal R1 of the 7-lip flow log 10 is as follows.
The glue set terminal Rf of the flip-flop 8 is manually powered, and the signal φ3 from the four-wheel advance control section is manually powered. Flip-flop 100) The role is its output signal Ql
(corresponds to 5th &gJ φ]Iζ), but φ2 is “11”
This is to ensure that the number does not reverse during this period. Timing chart 5 in Figure 8 - As you can see, l is crowded φ
Even if l is inverted for a period of φ2111, since φ6 is 101 at that time, the flip-flop 10 is not set, and the signal Q is the initial value "01" set at time tof by the signal φ31. .Then, when φ2 = 0 and m6 becomes Fig. 1, φl and φ・
When the AND condition is satisfied, flip-flop 10 is set and its output Ql is inverted to 11#. Since the signal φ2 is 101 at the time t3 when Q■ is inverted, the above-mentioned problem does not occur. The action of the sword is the same as that shown in Figs. 5 and 6.

次−こ上述の原理に恭づいたこの発明の実施例を第９図
のフロック図を参照して説明する。ｎ１向の光一時間変
換（ロ）路１１１１２−−−−１１ｎは〜第４図ｔこ構
成例が示されているもめであるが、ここではその出力の
初期値が繍埋値ｅ　ｏｌでそゎが充電流−こより°１’
Ｊこ反転するタイプを作定している。Next, an embodiment of the present invention based on the above-described principle will be described with reference to the block diagram of FIG. The optical one-time conversion (b) path 11112---11n in the n1 direction is a problem whose configuration example is shown in Figure 4. Here, the initial value of its output is the embroidery value eol.ゎ is the charging current - koyori °1'
We have created a type that can be reversed.

もちろん逆のタイプのもので回路に右手の変更を加えれ
ば実施できることはいうまでもない。また鯛図では、フ
ォトセンサーとしてのｎ　＋ｂのフォトダイオードは、
光一時間変換回路１１．１２．〜ル −−、ｌｎｉこ含まれでいるものとする。ｎ個のパ〉ス
幅検田回路２１　＋　２２１−１２０は、それぞれ光一
時間変換回路１１　、１２　＋　、−、、１ｎｆこ刈応
しでいる。パルス幅検出回路２ｎＯ）出力のｖＪＭ鷹は
１０１であり、対応する光一時間変換回路１１の出力が
反転した時ｌこ°ｌ°を出力する。その彼、進行制御１
部３０からの１百号φ２により出力は”Ｏ’ｆこもとり
、信号φ３が人力されるまでは元一時間変換回路１ｉの
出力ｌこは影響されず−こ出力Ｉ　ＬＩ　′を保つ。Of course, it goes without saying that the opposite type can be implemented by making the right-hand changes to the circuit. Also, in Taizu, the n + b photodiode as a photosensor is
Optical one-time conversion circuit 11.12. It is assumed that ~rule--, lni are included. The n path width detection circuits 21+221-120 correspond to the optical time conversion circuits 11, 12+, -, 1nf, respectively. The output vJM of the pulse width detection circuit 2nO) is 101, and when the output of the corresponding optical time conversion circuit 11 is inverted, it outputs 1°. That guy, progress control 1
The output of the signal φ2 from the unit 30 is reduced to "O'f", and the output of the time conversion circuit 1i is not affected and remains at the output ILI' until the signal φ3 is input manually.

パルス幅検出回路２１　、２２　、　、−．２ｎからの
ｎは 個の出力外ｎ入力ＯＲゲー）４（Ｈこ人力される。Pulse width detection circuits 21, 22, , -. n from 2n is the output of each n input OR game) 4 (H) is input.

ＯＲゲート４０の出力は進行制御部３０よりの１号φ４
と共−こＡＮＤゲート５０＃こ入力される。ＡＮＤゲー
ト５０の出力はｍビットカウンタ６０へ人力される。カ
ウンタ６０はこの人力−こより力ワントアツプφ）シ＜
はカウントダウン動作を行う。ア／トゲ−ドア　０１１
　＋　７０１２　＋　−−−−７０ｎｍは、パルス＠検
出回路２１　、２２　＋　−−−−、，２ｎの出力のう
ちの１つと、カウンタ６（Ｈ／Ｊｍビットの出力信号の
りうちのカウント信号のＡＮＤをとり、シフトレジスタ
８１，８２．−−〜−、８ｍのうちの対応するビットへ
入力する。シフトレジスタ８１．８２．−、＆ｎはそれ
ぞれｎビットのシフトレジスタであり、シフトレジスタ
８Ｊｃｖｊビツト目ｔこは、ＡＮＤ７０ｉｊ　ｊこより
１号反転検出回路２１の出力とカラ／り６０のｊピント
目とのＡＮＤがとられで人力される。すなわちシフトレ
ジスタ８ｊの１ビツト目は、ＡＮＤゲート７０ｉｊｃｖ
出力がＩになった時ζこのみ、内部状Ｍ（−初期値から
反転させる。尚、上記の説明ｌこおいでたびたびつかわ
れているｎ＠ｍの記号はそれぞれ受光素子数、カウンタ
のビット数を表わしており、第９図１Ｃおいてレジスタ
列をマドＩＪツクス的に考えれば、ｎは縦の列、ｍは横
の列ｆこ各々対応している。またｉ及びＪは１≦ｊ≦ｎ
。The output of the OR gate 40 is No. 1 φ4 from the progress control section 30.
This is also input to AND gate 50#. The output of AND gate 50 is input to m-bit counter 60. The counter 60 is operated by this human power.
performs a countdown operation. A/Toge Door 011
+7012+----70nm is the AND of one of the outputs of the pulse @ detection circuits 21, 22+----, 2n and the count signal of the output signal of the counter 6 (H/Jm bit). are taken and input to the corresponding bits of shift registers 81, 82.--, 8m. Shift registers 81, 82.-, &n are each n-bit shift registers, and shift register 8Jcvj bit t This is manually performed by ANDing the output of the No. 1 inversion detection circuit 21 and the j-th focus of the color/reverse 60 from the AND gate 70ij.In other words, the 1st bit of the shift register 8j is
When the output becomes I, the internal state M (- is reversed from the initial value. Note that the symbol n@m, which is often used in the above explanation, represents the number of light receiving elements and the number of bits of the counter, respectively. If we consider the register rows in FIG. 9 1C in a matrix manner, n corresponds to the vertical column and m corresponds to the horizontal column f. Also, i and J correspond to 1≦j≦n.
.

１５１５ｍで表わされる任意の自然数／ｉＺ表すものと
する。Let it be expressed as an arbitrary natural number/iZ expressed by 1515m.

以下第９図の回路の動作を総明する。最初ｄこ進行制御
部３０よりの信号φ３１こよって尤一時１ｉＩ１１夏換
回路１１　、１２　＋　−−−−＋　Ｉｎとパルス−検
出回路２１　＋　２２　＋−−−’、２ｎが、また信号
φ５１こよりカウンタ６０力Ｓリセツトされ初期状態と
なる。カウンタ６０はダウンカウンタのタイプであれば
全てのビットにＩＩＩがアップカウンタのタイプであれ
ば全でのビットｌこ”０１が初期状愈としてセットされ
る。この時シフトレジスタ８１．８２．−。The operation of the circuit shown in FIG. 9 will be explained in detail below. At first, the signal φ31 from the d-progression control section 30 causes the summer switching circuits 11, 12 + -----+ In and the pulse detection circuit 21 + 22 +---', 2n to flow again from the signal φ51. The counter 60 is reset to the initial state. If the counter 60 is a down counter type, all bits are set to III, and if it is an up counter type, all bits are set to 01 as the initial state.At this time, the shift registers 81.82.-.

齢も図１こはボされでいない手段によつＣ１カウ／り６
０がダウンカウンタであれば全てのビットが１０１１こ
、アップカウンタであれば全ＣのビットがＩ　警１　ｉ
こセットされる。すなわちカフ／タロ　Ｑ。Figure 1 also shows C1 cow/ri 6 by means of unobstructed
If 0 is a down counter, all bits are 1011, and if 0 is an up counter, all C bits are I.
This is set. Namely Cuff/Taro Q.

のカウント動作のｊ＆終状ＰａＡｆこ対応するビットパ
ターン（全て１０１もしくは全て”ｌ’）が７７トレジ
スタ８１　＊　８２　＋　−−−−１８ｍｉこ初期設屋
される。The bit patterns (all 101 or all "l") corresponding to the count operation j & final state PaAf are initially set in 77 registers 81*82+---18mi.

このため、シフトレジスタ８Ｊのもビットは、対応する
ＡＮＤゲート７０ｉｊの出力が１１こなった時その内部
状態を初期状態から反転させる構造のものとする。また
、カウンタ６０の並列出力は、カウンタがダウンカウン
タである時はカウントｆ直をそのまま、アップカウンタ
である時は、レジスタ６０の各々の出力端子に図示され
ないインバータを設けで、各ビットの反転値が出力され
る構成とする必安かある。Therefore, the second bit of the shift register 8J is structured so that its internal state is inverted from the initial state when the output of the corresponding AND gate 70ij reaches 11 times. Furthermore, when the counter is a down counter, the parallel output of the counter 60 is outputted directly from the count f, and when it is an up counter, an inverter (not shown) is provided at each output terminal of the register 60, and the inverted value of each bit is output. It is necessary to have a configuration that outputs .

これは、全体の動作が、元一時間変換回路１１゜１２　
＋　−−−−＋　ｌｎの出力が全て反転し終らない時点
で打ち切られた場合に対処したものである、すなわち、
まだ出力を反転していない光一時間★換回路２ｉ１こ対
応するシフトレジスタ８１　、８２　、、−、＆ｎのそ
れぞれＡビット目ｌこは、初期設足としてば対応するフ
ォトセンサＩこ照射される光が弱かったことが認識でき
、全体として有益な情報を侍ることができる。This is because the entire operation is based on the original time conversion circuit 11°12
+ -----+ This is to deal with the case where the output of ln is aborted before all the outputs have been inverted, that is,
The A bit of each of the shift registers 81, 82, -, &n corresponding to the light switching circuit 2i1 whose output has not yet been inverted is the light irradiated by the corresponding photosensor I, if initially installed. I was able to recognize that I was weak, and was able to receive useful information overall.

光一時間変換回路１１　＋　１２　＋　、−−−−＋　
１ｎノ出力は、それぞれｉこ照射される元の強度に対応
して出力を°０°から“１１に反転されていく。ノくル
ス幅検出回路２１　＋　２２　＋−，２ｎは対応する光
一時間変換回路の出力反転により＠１１を出力する。Optical one-time conversion circuit 11 + 12 + , −−−−+
The output of 1n is inverted from 0° to 11 in accordance with the original intensity of the irradiation.The pulse width detection circuit 21 + 22 +-, 2n is the output of the corresponding light of 1 hour. @11 is output by inverting the output of the conversion circuit.

ＯＲゲート４０はパルス幅検出回路２１，２２゜−−１
２ｆｌの全ての出力のＯＲをとっているので、ノくルス
幅検出回路２１　＊　２２　＋　、−−−−ｅ　２ｎの
出力のつち１つでも１１　ｍｉこもなっていれば出力が
１１１となる。第６図、第８図のタイミングチャートで
示したよう〆こ、進行制御部３０力）らの信号φ２の立
ち上がりのたびｉこパルス幅検出回路２Ｊ、２２゜−−
−−２ｎの出力がリセットされてし才うため、ＯＲゲー
ト４ＱＯ）出力も信号−２の立ち上りでｌＯＩとなる。The OR gate 40 connects the pulse width detection circuits 21, 22°--1
Since all the outputs of 2fl are ORed, if even one of the outputs of Norculus width detection circuit 21 * 22 + , ----e 2n is 11 mi smaller, the output will be 111. . As shown in the timing charts of FIGS. 6 and 8, each time the signal φ2 from the progression control unit 30 rises, the pulse width detection circuit 2J, 22°
Since the output of -2n is reset, the output of OR gate 4QO) also becomes lOI at the rising edge of signal -2.

運行制御部３０よりの信号φ４は、第６図ζこ示したよ
うＩこその立ち下がりが信号φ２の立ち上がりの直前も
しくは同時にくるものである。すなわちＯＲゲート４０
の出力とのＡＮＤがＡＮＤゲート５０によってとられ、
ＯＲゲート４０の出力情報を信号φ２によってリセット
される前にカウンタ６０＃こ伝達する。したがってＡＮ
Ｄゲート５０は信号φ４によって四則をおられながら、
ノクルス幅検出回路２１，２２．〜．２ｎの出力のうち
１つでも＠１１であれば１１１をパルス幅検出回路２１
゜２２　ｔ　−−−−＋　２ｎの出力が全て１０＠であ
ると１０１を出力する。As shown in FIG. 6, the falling edge of the signal φ4 from the operation control unit 30 comes immediately before or at the same time as the rising edge of the signal φ2. That is, OR gate 40
is ANDed with the output of by AND gate 50,
The output information of OR gate 40 is transmitted to counter 60# before being reset by signal φ2. Therefore A.N.
While the D gate 50 is controlled by the signal φ4,
Noculus width detection circuits 21, 22. ~． If even one of the outputs of 2n is @11, 111 is sent to the pulse width detection circuit 21.
゜22 t ----+ If all the outputs of 2n are 10@, 101 is output.

この出力は、カウンタ６（Ｂこよって順次カウントされ
る。一方、パルス幅検出回路２１．２２゜−−−−＋　
２ｎの田方は対応する光一時間変換回路１１゜１２　、
−−−−　、１ｎＯ）出力が反転した後力）ら、次のφ
２パルスでリセットされるよでの期間だけ１１１であり
、その期間にφ４パルスは１ｆＬ、か発生しないυ）で
、カラ／り６０は、φ４パルスの１周期の関−こ元一時
間変換回路１１＋　１２　＋　、−＋ｔｎのうちの１つ
、もしくは複数の出力が反転した時のるφ４パルスをカ
ウントすることになる。すなわち、パルス１−検出ＩＰ
ｉｌ路２１こ河してその出力がＩｌｌになった時のカウ
ンタ６０の内容を記憶してやれば、それがすなわち対ル
する元一時間変換回路１ｉが全体で何査目ｌこその出力
を反転させたかという順位となる。元一時間変換回路１
ｉの出力反転順位を記憶させるレジスタは、シフトレジ
スタ８１．８２゜−−−−、、ｇｍのそれぞれｉビット
目によって構成され時間変換回路１ｉの反転順位が記憶
さｎる。前述したようｌこＱｉｊは対応するＡＮＤグー
）　７０ｉｊの出力が＃１１ｔこなった時、その内部状
膝そｄ期状腺から反転させる構造のものであり、また力
つ／り６００）並列出力は、カウンタがダウンカウンタ
である時はカウント値をそのｔｌ　アップ力２ンメであ
る時は　　カウント値の谷ビットの反転櫨が出力される
ものであるから、レジスタ（Ｑ目、Ｑｉｚ。This output is sequentially counted by the counter 6 (B). On the other hand, the pulse width detection circuit 21.22°
Tagata of 2n is the corresponding optical time conversion circuit 11゜12,
−−−− , 1nO) After the output is inverted, the next φ
It is 111 only during the period when it is reset by two pulses, and during that period the φ4 pulse is 1fL or not generated υ), and the color/return 60 is a one-time conversion circuit for one period of the φ4 pulse. φ4 pulses that occur when one or more of the outputs of 11+12+ and -+tn are inverted are counted. That is, pulse 1 - detection IP
If we memorize the contents of the counter 60 when the output of the il path 21 becomes Ill, that is, the corresponding element-to-time conversion circuit 1i inverts the output of which column in total. The ranking is quite high. Original time conversion circuit 1
The register for storing the output inversion order of i is constituted by the i-th bit of each of the shift registers 81, 82°, . . . , gm, and stores the inversion order of the time conversion circuit 1i. As mentioned above, when the output of 70ij reaches #11t, it is reversed from the internal knee stage gland, and the force is also output in parallel. When the counter is a down counter, the count value is output as its tl, and when the up force is 2 mm, the inverted half of the trough bit of the count value is output, so the register (Qth, Qiz.

−、Ｑｉｍ　）ｉこはＡＮＤ　ゲー　ト　７　０ｉ＋　
　、　　７　０ｉｚ。−, Qim) i is AND gate 7 0i+
, 70iz.

−＋　７０ｎｍｆこよってパルス幅検出ｌ！ｌ！ｌ＠２
１がｌ１１の時のすなわち光一時間変換回路１ｉり出力
が反転した時のカウンタ６０のカウント値が簀き込まれ
ることは、明らかである。こＱ）ようｌこして元一時間
ＺｐＶ路１１　＋　１２　＋　−−−−＋　”の出力が
反転しティくｌこ伴い、その反転順位がシフトレジスタ
８１．８２　、　、−−−、ｇｍｍｉこ記憶されていく
。図ｔＣは示されていない手段で動作終了を刊町すると
、シフトレジスタ８１１８２、−ｅ　８ｒｎを各々シフ
トさせて出力を絖ろδれば、元一時ｊ…変換回路）υ ８１　（＋　＝　１　＋　２　＋　−−−−−＊鋤）の
出力の反転ｌ１便すなわち、６受光素子ｊＣ照射される
光強度の職位を１幀次絖み取ることができる。-+ Pulse width detection by 70nm! l! l@2
It is clear that the count value of the counter 60 when 1 is l11, that is, when the output of the optical time conversion circuit 1i is inverted, is stored. Q) As a result, the output of the ZpV path 11 + 12 + -----+ is inverted, and the order of inversion is as follows: In Figure tC, when the operation is completed by a means not shown, the shift registers 81182 and -e8rn are shifted respectively and the output is changed to δ, then the output is changed to 81182, -e8rn, and the output is δ. (+ = 1 + 2 + ------- * plow) In other words, the position of the light intensity irradiated by the 6 light receiving elements jC can be calculated one-dimensionally.

以下ｆこβ考ξして、この発明Ｉこよるセンサアレイの
信号処理装置をオートフォーカスシステムに通用した例
を第１０図、第１１図に基づいて説明光学系１１０およ
び２１０１こよってそれぞれこの発明ｌこよるイぎ号処
理装置１２０および２２０のフォトセンサの上（こＩＩ
Ｂ像される。第１１図ｆここの場合のＭ号処理装［１１
２０および２２０の出力例を示す。第１１図において谷
フォトセンサ上の図形は、個々のセンサに対応する出力
（すなわち順位）を対応するセンサの上にプロットして
結んだ折れ一グラフであり、同図は前述したカウンタ６
０がダウンカウンタである時の例を示す。４１１図のグ
ラフは光学系１１０および２１０１こよって各フオドセ
ンサ上にＭｌ象される被写体の酸（こよって決定される
ものであるから、信号処理装＋ｔ１２０および２２０の
谷７オトセンサ上の被写体の１駿が略１判じであれば、
第１１図の２つのグラフの形も略則じものきなる。つま
り、第１１図の出力図形は、従来から三角側量の原理と
して知られている方式を用いたオートフォーカスシステ
ムｌこ便用サレでいるセンナの出力と同じものと見なす
ことができる。したがって第１１図の出力波形を順次相
対的Ｉこ移動させてはその都度相関をとりそり）相関が
最大ｔこなった時の相ｋｌ的移動量をみることなどｌこ
より被写体９０までの距離を算出することができ、オー
トフォーカスが可能となる。三角側量の原塩およびその
応用（こついでは従来より良く知られているのでこの明
細誉では詳述しない。なお、以上はこの発明によるセン
サアレイの信号処理装置管オートフォーカスシステムＩ
こ適用した一例を述べたｌこすきす、決してその応用を
三角６１１Ｉｔのものだけに＠定するものではない。In the following, an example in which the sensor array signal processing device according to the present invention I is applied to an autofocus system will be explained based on FIGS. 10 and 11, taking into consideration Above the photosensor of the processing equipment 120 and 220 (this II)
It is imaged as B. Figure 11 f M processing system in this case [11
Examples of output for 20 and 220 are shown. In FIG. 11, the figure on the valley photosensor is a line graph in which the output (that is, the rank) corresponding to each sensor is plotted and connected on the corresponding sensor.
An example when 0 is a down counter is shown. The graph in Figure 411 is determined by the optical system 110 and 2101, and the acidity of the object imaged on each food sensor (this is determined by the signal processing device + t120 and 220 valley 7 of the object on the sensor). If is approximately 1 scale,
The shapes of the two graphs in FIG. 11 are also approximately the same. In other words, the output figure in FIG. 11 can be considered to be the same as the output of the Senna, which is used in an autofocus system using a method conventionally known as the triangular principle. Therefore, the distance to the object 90 can be calculated by sequentially moving the output waveform in FIG. 11 relative to the object 90 and removing the correlation each time. It can be calculated and autofocus is possible. The raw salt of the triangular mass and its applications (this is well known and will not be described in detail in this specification).The above is a signal processing device tube autofocus system for a sensor array according to the present invention.
Although I have described an example of this application, I am by no means limiting its application to only triangles.

以上の説明から明らかなようｌこ、本発明によれば、フ
オトセ／すより出力される光′道流を時間ｌこ変換して
尤の強度の順位づけを行ないそれを読みとるといろ構成
にしたため、ノイズに強く（受光素子の出力を判晧する
役目のインバータを受を累子母ｌこすぐ近くζこ設置で
きる為）、ダイナミックレンジが広く、情報量の豊富は
出力を得ることができる回路を比較釣部＃Ｌ１こ構成で
きるという効果が得られる。As is clear from the above explanation, according to the present invention, the light beam outputted from the photo sensor is converted in time, and the likely intensity is ranked, and the results are read. It is a circuit that is resistant to noise (because the inverter that serves to judge the output of the light receiving element can be installed very close to the receiver), has a wide dynamic range, and can obtain an output with a rich amount of information. The effect of being able to configure the comparison fishing section #L1 is obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

ｇ１図、第２図は従来のフォトダイオードアレイを用い
たイメージセンサのブロック図及びフローチャート、第
３図は、本発明の原理を１１５２明するブロック図、第
４図は本発明Ｉこおける元一時間変侯回路の構成例、第
５図、第６図は本発明ｆこおける爺パルス幅１−慎出回
路の構成例及びそのタイミングチャート、第７図、第８
図は本発明におけるそパルス幅生検出回路の他の構成例
及びそのタイミングチャート、釘９図は本発明の実施例
を示すブロック図、第１０図は本発明をオートフォーカ
スシステムに適用した場合の概略図、第１１図は第１０
図の信号処理装置ｔｌこおける出力を７オト竜ンサに対
応しで示す折れ線グラフである。 Ｐ−７オト竜ンサ％　Ｌ／Ｔ　＊　１１＋　１２．−１
　Ｉｎ−光一時１’ＭＩＩ　Ｋ　洟回路、Ｔ　Ｄ　：　
２１１２２．−、　、２＋ｎ−パルス＠慣用回路、ＡＯ
：３０−進行制御部、Ｇ：６０−カウンタ、Ｍ　ｍ　８
１　＋　８２．−−−−　、８ｎ−シフ　）　Ｌ／ンス
タ、４Ｏ−ＯＲゲート、５０゜７０１　ｉ　　＋　　７
０’　２＊　　−−−、＋　　７０ｎｒｎ　　Ａ　Ｎ　
Ｄゲート。 １ ３３６ ４−・３　　　閏 ｆ　　４　　ｌ （、、（＋）１ Ａ′５　　　　目 ♂２−３ ｆ　　６　　閏 ！。　　　　　　　　　　　　　　　　　　　　　ｔｌ
　　　ｔｚず　　７　　図Figure g1 and Figure 2 are a block diagram and flowchart of an image sensor using a conventional photodiode array, Figure 3 is a block diagram explaining the principle of the present invention, and Figure 4 is the basic principle of the present invention I. An example of the configuration of a time-varying circuit, FIGS. 5 and 6, and an example of the configuration of a pulse width 1-input circuit according to the present invention and its timing chart, FIGS. 7 and 8.
The figure shows another configuration example of the pulse width raw detection circuit according to the present invention and its timing chart, Figure 9 is a block diagram showing an embodiment of the present invention, and Figure 10 shows the case where the present invention is applied to an autofocus system. Schematic diagram, Figure 11 is Figure 10
It is a line graph showing the output of the signal processing device tl shown in the figure in correspondence with seven output sensors. P-7 Otoryunsa% L/T * 11+ 12. -1
In-Hikari Temporary 1'MII K Shu circuit, TD:
21122. -, ,2+n-pulse @ conventional circuit, AO
:30-progress control section, G:60-counter, M m 8
1 + 82. -----, 8n-schiff) L/nsta, 4O-OR gate, 50°701 i + 7
0' 2* ---, + 70nrn A N
D gate. 1 336 4-・3 Leap f 4 l (,, (+)1 A'5 ♂2-3 f 6 Leap!. tl
tzzu 7 figure

Claims (1)

【特許請求の範囲】 応する時間値のパルス幅を有するパルスｌこそれぞれ変
換する変換回路と、該ｆ漠回路からのパルスを受けてそ
のパルス精終期をそれぞれ恢出するパルス暢検出回路と
、該検出回路からの出力ｔこよりカウント値が変更され
るカウンタと、前記検出回路の出力を受けでｍ記カウン
タのカウント１直をセンサごとｌこ記憶するレジスタｄ
を備んでなるセンサアレイの１ｇ号処理装置０ ２、特許請求の範囲５ｇ１項記載の信号処理装置ｄこお
いて、ｆ侯回路はセンサの出力信ｑ＋ｌＩＬの増大ｌこ
ともなって減少する時間値のパルス幅を有するパルスを
発生するよう構成さｎ、たことを！１！ｆ像とするセン
サアレイの１回号処理装置。 、特許請求の範囲第）ＪＪｌ記載の１号処理装置４こお
いで、パルス１１４ｉｉがセンサの出力信号１直ｊこ反
比□例することを％黴とするセンサアレイの信号処理装
置。 ４）％許ｉｒ！１水の範囲第１項記載の信号処理装置（
こεいてＮ　ｍ’ｘｔの時間幅νｉｔこ検出回路からの
出力がα数回発しられたとさ、カウンタのカウント値が
１回だけ変更さイアることを特徴とするセンサアレイの
信号処理装置。[Scope of Claims] A conversion circuit that converts each pulse having a pulse width of a corresponding time value; a pulse duration detection circuit that receives the pulses from the vague circuit and determines the final phase of each pulse; A counter whose count value is changed by the output t from the detection circuit, and a register d which receives the output from the detection circuit and stores the count 1 of the m counter for each sensor.
1g processing device 02 of a sensor array comprising a signal processing device d according to claim 5g1, wherein the f circuit is configured to control a time value that decreases due to an increase in the sensor output signal q+lIL. n, configured to generate a pulse with a pulse width of n! 1! A first-time processing device for a sensor array that converts into f-images. , Claim No. 1) A signal processing device for a sensor array in which the pulse 114ii is an inverse ratio of the output signal of the sensor in the processing device 4 described in JJl. 4)% allowed! 1 Water range The signal processing device described in item 1 (
A signal processing device for a sensor array characterized in that the count value of a counter is changed only once even if the output from the detection circuit is emitted α several times with a time width νit of N m'xt.