JPS58175195A - Semiconductor memory - Google Patents

Abstract

PURPOSE:To improve the reliability and reduce the probability of failure of wiring disconnection, by disconnecting one polysilicon fuse of each of row and column decoders, which corresponds to a defective memory cell, or making a high-resistance polysilicon low-resistance to substitute memory cells in bit units in the semiconductor memory where a regular memory cell is switched to a stand by memory cell if this regular memory cell is defective. CONSTITUTION:A goodness/defect selecting circuit 1511 of regular memory cells consists of transistors TRs 1611, 1711, and 1811 and a high-resistance polysilicon 1911. If the memory cell selected by a row line R2 and a column line C1 is defective, high-resistance polysilicons 1911 and 1923 are made low-resistance by laser annealing. Levels ''0'' and ''1'' of transit lines X1 and Y1 are determined by turning-on and off of TRs 1711 and 1723. When outputs of the row line R2 and the column line C1 become level ''1'' together, TRs 1711 and 1723 are turned on, and lines X1 and Y1 become level ''0'' together. Only when lines X1 and Y1 become level ''0'' together, a controlling circuit 20 selects the stand-by memory cell.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は正規のメモリーセルが不具合な場合（二、予備
のメモリーセルに切り換えることがで債る半導体メモリ
ーに関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory in which it is possible to switch to a spare memory cell when a regular memory cell is defective (2).

〔発明の技術的背景〕[Technical background of the invention]

最近、半導体メモリーにおいては、正規のメモリーセル
回路と予備のメモリーセル回路を形成してお身、製造時
に正規のメモリーセル回路内に不良ピットがあった場合
には、この不良ピット部分を予備のメモリーセル回路に
置Ｉ！換えて使用するような冗長性機能をもったものが
増加している。これは、正規のメモリーセル回路ｊ：わ
ずか１ビツトの不良セルがあってもメモリー全体として
は不具合なため、このようなメモリーは不良品として捨
てられるからである。即ちメモリー容量が増大するのに
伴ない、不良メモリーセルが発生する確率が高くなって
六でおり、不良が発生しているメモリーを捨てていたの
では、製品のコストが掻めて高価なものとなってしまう
。従って全体の歩留り向丘のために予備のメモリーセル
回路を形成し、正規のメモリーセル回路の一部が不良の
場合に、これを切り換えて使う方法が採用されてきたの
である。Recently, in semiconductor memory, regular memory cell circuits and spare memory cell circuits are formed.If there is a defective pit in the regular memory cell circuit during manufacturing, this defective pit part is replaced with a spare memory cell circuit. Place it in the memory cell circuit! The number of devices with redundancy functions that can be used interchangeably is increasing. This is because even if a normal memory cell circuit j has only one bit of defective cell, the memory as a whole is defective, and such a memory is discarded as a defective product. In other words, as memory capacity increases, the probability that defective memory cells will occur increases, and discarding defective memory cells would increase the cost of the product and make it expensive. It becomes. Therefore, a method has been adopted in which a spare memory cell circuit is formed in order to increase the overall yield, and when a part of the regular memory cell circuit is defective, it is switched and used.

＠１図は、上記予備のメモリーセル回路が形成されてい
る半導体メモリーのブロック構成図である。図中１はア
ドレス信号が与えられるアドレスバッファであり、この
アドレスバッファ１からの出力は正規のアト０レス７”
：Ｆ−／２および予備のアドレスデコーダ３に並列的に
与えられる。正規のアドレスデコーダ２のデコード出力
は正規のメモリーセル回路４に与えられ、このデコード
出力によって正規のメモリーセル回路４内の１つ行線が
選択され、その後この選択された行線に接続されたメモ
リーセルにデータが記憶されたり、データが読み出され
たりする。Figure @1 is a block configuration diagram of a semiconductor memory in which the above-mentioned spare memory cell circuit is formed. In the figure, 1 is an address buffer to which an address signal is given, and the output from this address buffer 1 is a regular address 7".
:F-/2 and the spare address decoder 3 in parallel. The decoded output of the regular address decoder 2 is given to the regular memory cell circuit 4, and one row line in the regular memory cell circuit 4 is selected by this decoded output, and then connected to this selected row line. Data is stored in and read from memory cells.

また正規のアドレスデコーダ２は予備のアドレスデコー
ダ３からの出力によって、そのデコード動作が制細され
る。予備のアドレスデコーダ３のデコード出力は予備の
メモリーセル１弓路５に与えられ、このデコード出力に
よって予備のメモリーセル回路５内のメモリーセルが選
択され、その後この選択されたメモリーセルにｒ　−タ
が記憶されたり、データが読み出されたりする。Further, the decoding operation of the regular address decoder 2 is restricted by the output from the spare address decoder 3. The decoded output of the spare address decoder 3 is given to the spare memory cell 1 circuit 5, a memory cell in the spare memory cell circuit 5 is selected by this decoded output, and then an r-taper is applied to the selected memory cell. is stored and data is read.

一方、を記予備のアドレスデコーダ３は、その構成によ
っては、正規のメモリーセル回路４内に不良ピットがあ
り、この不良部分を予備のメモリーセル回路５内のメモ
リーセルと交換する際に、メモリーセル交換のための情
報が予め不揮発性記憶素子に書き込まれている交換制疵
信号発生部６から出力される交換制例信号によって制卸
することもできる。即ちこのような構成の半導体メモリ
ーにおいては、正規のメモリーセル回路４に不良ピット
がなければ交換削剥信号は出力されず、正規のアト９レ
スデコーダ２のみが動作して正規のメモリーセル回路４
内のメモリーセルがアクセスされる。一方、正規のメモ
リー回路４内に不良ピットがあれば、この不良ピットを
含む行あるいは列アドレスに相当するデコード出力が得
られるように予め予備のアドレスデコーダ３をプログラ
ムしておくとともに、交換制閣信号発生部６から１１ル
ベルまたは“ＯＩレベルの交換側（社）信号が尋られる
ように、前記不揮発性記憶素子をプログラムしておく。On the other hand, depending on the configuration of the spare address decoder 3, there may be a defective pit in the regular memory cell circuit 4, and when replacing this defective part with a memory cell in the spare memory cell circuit 5, the memory Cell replacement information can also be controlled by a replacement restriction signal output from the replacement restriction signal generation section 6 in which information for cell replacement has been written in the nonvolatile memory element in advance. In other words, in a semiconductor memory having such a configuration, if there is no defective pit in the regular memory cell circuit 4, the replacement removal signal will not be output, and only the regular At9less decoder 2 will operate and the regular memory cell circuit 4 will be replaced.
memory cells within are accessed. On the other hand, if there is a defective pit in the regular memory circuit 4, the spare address decoder 3 is programmed in advance to obtain a decode output corresponding to the row or column address containing the defective pit, and the replacement system The non-volatile memory element is programmed so that the signal generator 6 receives an exchange signal of 11 lvl or OI level.

従っていまアドレスバッファ１で正規のメモリセル回路
４の不良ピットを含む行または列アドレスに対応する出
力が尋られると、・予備のアドレスデコーダ３によって
予備のメモリーセル回路５内のメモリーセルが選択され
る。更にこの時の予備のアドレスデコーダ３のデコード
出力によって正規のアドレスデコーダ２のデコード動作
が停止され、正規のメモリーセル回路４はアクセスされ
ない。このような操作によって、正規のメモリーセル回
路４内の不良部分が予備のメモリーセル回路５と交換さ
れるものである。Therefore, when the address buffer 1 is asked for the output corresponding to the row or column address containing the defective pit in the regular memory cell circuit 4, the spare address decoder 3 selects the memory cell in the spare memory cell circuit 5. Ru. Furthermore, the decoding output of the spare address decoder 3 at this time stops the decoding operation of the regular address decoder 2, and the regular memory cell circuit 4 is not accessed. Through such operations, the defective portion in the regular memory cell circuit 4 is replaced with the spare memory cell circuit 5.

第２因（１＋　、　（ｂ）はＬ記交換制ａ信号発李部６
の従来の構成を示す回路図である。＠２図ｔａ＋に示す
回路は、電＃ＶＤ印加点と出力端子Ｏｕｔとの間に不揮
発性記憶素子の一つであるポリシリコン等によって構成
されたフユーズ素子Ｆを挿入し、出力端子Ｏｕｔとアー
ス点との間にプログラム用のエンハンスメントモードの
ＭＯＳ）ランノスタＱｍを挿入し、かつ出力端子Ｏｕｔ
　とアース点との間にｒプレッションモードのＭＯ８ト
ランジスタＱＤを挿入し、ＭＯＳトランジスタＱｌｅの
ｆ−）にはプログラム信号Ｐを与えるととも：ユ、ＭＯ
Ｂ）ランジスタＱＤの？−）はアース点に接続したもの
である。また第２図（ｂ）に示す回路は、電源ＶＤ印加
点と出力端子Ｏｕｔとの間にプログラム用のエンハンス
メントモードのＭＯＳ）ランジスタＱｌを挿入し、同様
に電源ＶＤ印加点と出力端子Ｏｕｔどの間にｒプレッシ
ョンモードのＭＯＳ）ランジスタＱＤを挿入し、かつ出
力端子とアース点との間にフユーズ素子Ｆを挿入し、Ｍ
ＯＳ）ランジスタＱＢのｒ−トにはプログラム信号Ｐを
与えるとともに、ＭＯＳ）ランジスタＱＤの？−）は出
力端子Ｏｕｔに接続するようにしたものである。The second factor (1+, (b) is L exchange system a signal emitting part 6
FIG. 2 is a circuit diagram showing a conventional configuration. The circuit shown in @2 Figure ta+ inserts a fuse element F made of polysilicon, etc., which is one of the nonvolatile memory elements, between the voltage VD application point and the output terminal Out, and connects the output terminal Out and the ground. Insert an enhancement mode MOS (MOS) Runnostar Qm for programming between the output terminal Out
An MO8 transistor QD in the r compression mode is inserted between
B) What about transistor QD? -) is connected to the ground point. Furthermore, the circuit shown in FIG. 2(b) has an enhancement mode MOS (MOS) transistor Ql for programming inserted between the power supply VD application point and the output terminal Out, and similarly between the power supply VD application point and the output terminal Out. Insert a compression mode MOS) transistor QD into the circuit, insert a fuse element F between the output terminal and the ground point, and
The program signal P is applied to the r-to of the OS) transistor QB, and the ? of the MOS) transistor QD is applied. -) is connected to the output terminal Out.

第２図（ａ）の回路において、フユーズ素子Ｆが溶断さ
れていないと舞、出力端子ＯｕｔのレベルはＭＯＳ）ラ
ンジスタＱＤとフユーズ素子Ｆとの抵抗比Ｃ二よってＪ
ルベルに保たれている。In the circuit of FIG. 2(a), if the fuse element F is not blown, the level of the output terminal Out will be J due to the resistance ratio C2 between the transistor QD and the fuse element F.
It is kept in Rubel.

−万、ＭＯＳ）ランジスタＱＢのダートに１１１レベル
のプログラム信号Ｐを与えると、このトランジスタＱＢ
がオンしてフユーズ素子Ｆに大よな１！流が流れ、この
と永発生するジュール熱によってフユーズ素子Ｆが溶断
される。フユーズ素子Ｆが溶断されると、信号Ｐは再び
°ｏルベルとなってトランジスタＱｇはカットオフシ、
今度はトランジスタＱＤを介して出力端子Ｏｕ　ｔが１
０ルベルに枚重される。そしてに、配出カ端子Ｏｕｔの
信号、即ち１ｖｌＪ記交換制例信号のレベルが例えば１
１ルベルのときには、予備のアドレη スｆ”−ｙ−〆３のｒコート９動作は停止され、例えば
１０ルベルのときにデコード動作が行なわれる。-10,000, MOS) When a program signal P of level 111 is applied to the dirt of transistor QB, this transistor QB
is turned on and fuse element F has a big 1! The current flows, and the fuse element F is blown out by the Joule heat generated. When the fuse element F is blown, the signal P becomes the °o level again, and the transistor Qg is cut off.
This time, the output terminal Out becomes 1 through the transistor QD.
It is stacked on 0 rubel. Then, the level of the signal at the output terminal Out, that is, the 1vlJ exchange control signal is, for example, 1.
When the level is 1 level, the r-coat 9 operation of the spare address f''-y-3 is stopped, and when the level is 10 levels, for example, the decoding operation is performed.

嘱２図（ｂ）の回路では、第２図（１）の回路とは反対
にフユーズ素子Ｆが溶断されていないとき、出力端子Ｏ
ｕｔのレベルはＭＯＳ）ランジスタＱＤとフユーズ素子
Ｆとの抵抗比によって１０ｇレベルに保たれている。そ
してトランジスタＱＥのデートに１１９レベルのプログ
ラム信号Ｐを与えると、上記と同様にフユーズ素子Ｆが
溶断され、その後出力端子ＯｕｔはトランジスタＱＤを
介して１１”レベル（二充電される。この場合？−は出
力端子Ｏｕｔの信号、即ち交換制御信号のレベルが例え
ばＳｏｌレベルのときには、予備のアドレスデコーダ３
のデコード動作は停止され、例えば１１ルベルのときに
デコード動作が行なわれる。In the circuit of Figure 2(b), contrary to the circuit of Figure 2(1), when the fuse element F is not blown, the output terminal O
The level of ut is maintained at the 10g level by the resistance ratio between the MOS transistor QD and the fuse element F. Then, when a program signal P of level 119 is applied to the date of transistor QE, fuse element F is blown out in the same way as above, and then the output terminal Out is charged to level 11" (2) through transistor QD. In this case?- When the level of the signal at the output terminal Out, that is, the exchange control signal, is, for example, the Sol level, the spare address decoder 3
The decoding operation is stopped, and the decoding operation is performed at, for example, 11 lbs.

第３図は上記交換料（社）信号発生部６を用いない場合
における予備のアドレスデコーダ３の一つのデコード回
路の構成例を示す。この回路は、負荷用のデプレッショ
ンモードのトランジスタＱＬＤと、前記アドレスバッフ
ァ１から出力される各アドレス信号Ａ０　、Ａ、、人８
０人８１．。FIG. 3 shows an example of the configuration of one decoding circuit of the spare address decoder 3 in the case where the exchange charge signal generating section 6 is not used. This circuit includes a depletion mode transistor QLD for load and each address signal A0, A, 8 output from the address buffer 1.
0 people 81. .

ムｎをｒ−）入力とする駆動用の複数のエンハンスメン
トモーＰのトランジスタＱＤＩとトランジスタＱＬＤと
の間に挿入される複数のフユーズ素子ＦＢとから構成さ
れる。It is composed of a plurality of drive transistors QDI and a plurality of fuse elements FB inserted between the transistor QLD and the transistor QLD.

このようなデコード回路では、前記正規のメモリーセル
回路４のメモリーセルのうち、例えばアドレスＡ、＝Ａ
、＝・・・Ａ　ｎ：’：　Ｑ　に対応するものが不良の
場合には、このアドレスに相当するデコード出力が得ら
れるように各フユーズ素子ＦＢがプログラム、即ちＡ（
１ｍ　Ａ１　　ｍ・・・人ｎをｆｆ−）入力とするトラ
ンジスタＱＤＲ’に接続されているフユーズ素子ＦＢが
溶断される。このため人、２人、＝・・・≠Ａｎ＝Ｑの
場合、予備メモリーセルがアクセスされるものである。In such a decoding circuit, among the memory cells of the regular memory cell circuit 4, for example, address A, =A
, =...A n:': If the one corresponding to Q is defective, each fuse element FB is programmed, that is, A (
1m A1 m . . . The fuse element FB connected to the transistor QDR' which inputs the person n (ff-) is blown out. Therefore, in the case of one person, two people, =...≠An=Q, the spare memory cell is accessed.

〔背景技術の問題点〕[Problems with background technology]

ところで第３図に示される予備のアト０レスデコーダに
あっては、不良アドレスの時、予備のメモリーセルを選
択するために入力されるアドレスの数だけプログラム、
即ちフユーズ素子ＦＢを溶断する必要があった。これら
フユーズ素子は、レーデ或いは前述のような電流による
ジュール熱で溶断するが、しかしこのよな溶断方法によ
れば、周辺回路に溶断物が付着すること（−よる信頼性
の低下、或いは溶断自体の失敗、また溶断個所における
信頼性の問題等があり、フユーズ素子の溶断個所は少な
いほど良いことは云うまでもない。しかるに、赦近の集
積１回路の微細加工技術の進歩によりメモリー容量は増
太し、これ【二伴ないアドレス入力数も増加してきた。By the way, in the spare address 0 address decoder shown in FIG. 3, in the case of a defective address, the program is programmed as many times as the number of addresses input to select a spare memory cell.
That is, it was necessary to blow out the fuse element FB. These fuse elements are blown out by Joule heat generated by Radhe or the electric current as described above, but this method of fusing causes the adhesion of fused materials to the peripheral circuits (-, which may reduce reliability or cause the fusing itself to occur). It goes without saying that the fewer the fuse element blowouts, the better.However, with advances in microfabrication technology for single integrated circuits, the memory capacity has increased. Thick, this [the number of address inputs without two characters has also increased.

このため、予備メモリーセルを使用する時に切断する配
線数（フユーズ素子数）も、メモリー容量の増大と共に
増えてきた。For this reason, the number of wires (the number of fuse elements) that need to be cut when using a spare memory cell has increased as the memory capacity has increased.

〔発明の目的〕[Purpose of the invention]

本発明は１記実情１ユ鑑みてなされたもので、正規メモ
リーセルを予備メモリーセル：二切り換えるに当り、Ｉ
リシリコンフユーズの切断或υ翫は４リシリコンの細工
数を少なくでき、しかも正規メモリーセルと予備メモリ
ーセル間のピット単位の置き換えを可能とし、信頼性力
を高く、かつ配線切断失敗の確率を少なくで舞る半導体
メモリーを提供しようとするものである。The present invention has been made in consideration of the actual situation mentioned above, and when switching from a regular memory cell to a spare memory cell, I
The cutting or υ wire of the silicon fuse can reduce the number of silicon fabrications, and also enables pit-by-pit replacement between regular memory cells and spare memory cells, increasing reliability and reducing the probability of wiring failure. The aim is to provide a semiconductor memory that costs less.

〔発明の概要〕[Summary of the invention]

行１列デコーダの不良メモリーセル（＝対応する各々１
個所のポリシリコンフユーズを切断或いは高抵抗ポリシ
リコンを低抵抗化することで、デコーダ出力を側副回路
に伝達し、行９列デコーダからの出力が共に論理°１ル
ベル：二なると、前記制卸回路が予備メモリーセルを選
択するよウニすることにより、１ビツトのメモリーセル
を予備メモリーセルと置き換えるのに、２個所のポリシ
リコン等の配線に細工するだけで済むようにしたもので
ある。Defective memory cell of row 1 column decoder (=corresponding each 1
By cutting off polysilicon fuses or reducing the resistance of high-resistance polysilicon, the decoder output is transmitted to the auxiliary circuit. By allowing the wholesale circuit to select a spare memory cell, replacing a 1-bit memory cell with a spare memory cell requires only modification of the polysilicon wiring at two locations.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照して本発明の一実施例を説明する。第４
図中１１はアドレス入力”＠ｅ”１１５１ｍ　０石　、
・・・をもとに出力’１Ｎ　”１１＊　Ｒ１１＊・・・
のいずれかを選択する列デコーダ、１２はアドレス入カ
入。＊　ｒ＠　　＋　Ａ１　　＊　Ａ１　　＠・・・を
もとに出力線Ｒ１１ｅＲ１ｔｏ・・・のいずれかを選択
する行デコーダである。１記出力線Ｒ１１＠”１！Ｉ・
・・はバッファ回路”１１　＊　Ｂｕｌｌ　ｍ　・・’
　＊駆動＠ＣＳ、。An embodiment of the present invention will be described below with reference to the drawings. Fourth
11 in the figure is the address input "@e" 1151m 0 koku,
Output '1N "11* R11*... based on...
12 is an address input input. This is a row decoder that selects one of the output lines R11eR1to... based on *r@+A1*A1@... 1 Output line R11@”1!I・
... is a buffer circuit "11 * Bull m ...'
*Drive@CS,.

Ｃ，Ｓ、、・・・を介して列選択回路１３の列線を選択
し、出力線Ｒ１１＊Ｒ１ｔｏ・・・はバッファ回路Ｂ　
０１１　＠　Ｂ　”Ｉｔ　＊　・・・、駆動線Ｒ１＠　
Ｒ１＊　””を介して正規メモリーセル回路１４でセル
選択を行なう。正規メモリーセルの良否選択回路１５□
はデプレッションモーｐＭＯ８）ランジスタ１６、、、
エンハンスメントモーｒＭＯ８）ランジスタ”５ｔｅＪ
＆、い高抵抗ポリシリコン１９□　よりなり、セル良否
選択回路１５□〜”　１４　＊　”　！３〜”　＠４　
＠　”’も選択ｌＯＩ＃！ｒ１５１１と対応構成となっ
ている。縦方向に並ぶセル良否選択回路”　ｉｆ　ｓ　
Ｉ　Ｊ　１ｍ　、・・・の出力Ｙ１は共通化され、セル
良否選択回路”　１ｔ　＊　１　ｇ　＋　４　。The column line of the column selection circuit 13 is selected via C, S, . . . , and the output line R11*R1to .
011 @B “It *..., drive line R1@
Cell selection is performed in the regular memory cell circuit 14 via R1*''. Regular memory cell quality selection circuit 15□
is depression mode pMO8) transistor 16,...
Enhancement motor MO8) transistor "5teJ"
&, Made of high-resistance polysilicon 19□, cell quality selection circuit 15□~”14*”! 3~” @4
@ ``' also has a corresponding configuration with the selected lOI#!r1511.Cell quality selection circuits arranged in the vertical direction'' if s
The output Y1 of I J 1m, .

・・・の出力Ｙ、は共通化され、セル良否選択回路１５
、□ｅ”ＩＨ＊・・・の出力χｍは共通化され、セル良
否選択回路’　５１ｔｅ　”　１４ｍ・・・の出力Ｘ。The output Y of... is shared, and the cell quality selection circuit 15
, □e"IH*...'s output χm is shared, and the output X of the cell quality selection circuit '51te' 14m...

は共通化され、共に制御回路２ｏにへカされる。are shared and both are connected to the control circuit 2o.

この制御回路２ｏの出力Ｒ０は予備メモリーセル２１の
駆動入力となり、かつメモリ非選択用トランジスタ”１
　　＊　２ｊ、＊・・・の駆動入力となる。予備メモリ
ーセル２１でのセル交換は、駆動人力Ｒ０が与えられた
場合、列選択線Ｃ８，。The output R0 of this control circuit 2o becomes a drive input for the spare memory cell 21, and the memory non-selection transistor "1"
This becomes the drive input for *2j, *... Cell replacement in the spare memory cell 21 is performed via the column selection line C8 when the driving force R0 is applied.

ＣＳ、、・・・で選択されたｒ−夕線に接続されるもの
が使用されることにより行なわれる。列選択回路１３か
ら出力される１ピツトの出力Ｏ８は、ｒ−夕線ｃ１　　
＋　ｃ！　　＊・・・の中がら選択されたものである。This is done by using the CS, . . . connected to the selected r-evening line. The 1-pit output O8 output from the column selection circuit 13 is the r-evening line c1.
＋c! *Selected from...

デプレッションモードＭＯ８）ランノスタ２３．は例え
ばトランジスタ１７．ｌト共ニインパータを構成する。Depression Mode MO8) Runno Star 23. For example, transistor 17. Both constitute an inverter.

デプレッションモードＭＯ８）ランジスタ２３．　．２
４１　。Depression mode MO8) transistor 23. ．． 2
41.

２４、も同様にインノぐ一夕用である。24 is also for Innogu Ichiya.

８４図において、行デコーダ１２は、入力されるアドレ
スデータ人。１人、、・・・の組み合わせにより、行線
Ｒ１５Ｒ１＊・・・のいずれが１つを”１ルベルにする
。また列デコーダ１１も、入力されるアドレスデータ１
゜’ｅ”＠ｅ・・・の組み合わせにより、列選択線ｃｓ
、、ｃｓ、・・・のいずれか１つを１１１し４ルにする
。列選択回路１３は、線ｃｓ、が１１１になると列線Ｃ
１を、＠Ｃ８，が１１′になると列線Ｃ２を、・・・と
いう具合に選択する。このように、選択された行線及び
列線の交点にあるメモリーセルからデータが読み出され
ることになる。In FIG. 84, the row decoder 12 receives input address data. Depending on the combination of 1 person, . . . , any of the row lines R15R1* . . .
By the combination of ゜'e"@e..., the column selection line cs
, , cs, . . . to 111 and 4. The column selection circuit 13 selects the column line C when the line cs becomes 111.
When @C8 becomes 11', column line C2 is selected, and so on. In this way, data will be read from the memory cell located at the intersection of the selected row line and column line.

いま行線只２、列組（データ線）Ｃ１で選択されるメモ
リーセルが不良であったとする。この時、為抵抗ポリシ
リコン１　ｍ１１．１９＊ｓｆｒ：レーザアニールで低
抵抗でヒする。このためトランジスＩ　１　ｇ、１　、
１１！Ｉｇ（７）　ト・レイ７ハ電＃ＶＤテ充電される
ため、トランジスタ１　ｇ、１．１　ＩＩ、、がオンす
る。こえにより線Ｘ、、Ｙ！はトランジスタ１７１１ｅ
　”　２ｍのオン、オフで＠０１．”Ｉ″レベル決定さ
れることになる。いま行デコーダ、列デコーダの行線”
ｔ、列線Ｃ８っまりＣ８１に対応する出力がともにＩｌ
ｌレベルになったとする。この時は１記のように不良メ
モリーセルが選ばれるアドレスが入力されている。Assume that the memory cell currently selected in row line 2 and column set (data line) C1 is defective. At this time, resistance polysilicon 1 m11.19*sfr: Laser annealing results in low resistance. Therefore, the transistor I 1 g,1,
11! Ig(7) Since the current is charged, the transistors 1g, 1.1II, , are turned on. By voice, line X,,Y! is the transistor 1711e
"The @01."I" level will be determined by turning on and off the 2m. Now the row line of the row decoder and column decoder"
t, the outputs corresponding to column lines C8 and C81 are both Il.
Suppose that it reaches l level. At this time, the address at which the defective memory cell is selected is input as shown in 1.

するとトランジスタ”１１＊Ｉ７゜がともＣニオンし％
ＹｌｌＸｌは共に１０ルベルになる。制御回路２０は線
Ｘ、、Ｙ、がともにｌｏｔになった時のみ予備メモリー
セルを選択するため、出力Ｒ６を１１”とし、出力Ｒ０
にｆ−トが接続さレルヱンハンスメントモードＭＯ８）
ランノスタ２！、　　、２１．、・・・はオンし、従っ
て正規メモリーセルは選択されない。もし不良メモリー
セルが更に１個ある時は、線Ｘ！　　＊　Ｙｔに接続さ
れる不良メモリーセルＣ：対応する高抵抗／　１７ｖ　
ＩＪコンをレーデアニールで低抵抗化する。この時、こ
の不良メモリーセルに対応するアドレスが入力されると
、線Ｘ、、Ｙ、がともにＳｏｌになり、制卸回路２０の
出力Ｒ０が１１１となって予備メモリーセル２１が選択
される。つまり不良メモリーセルが２ピツトある時は、
線Ｘ、。Then, the transistor "11*I7゜ is both C-ion and %
Both Yll and Xl are 10 l. Since the control circuit 20 selects a spare memory cell only when the lines X, , Y, both become lot, the output R6 is set to 11'', and the output R0 is set to 11''.
When F is connected to enhancement mode MO8)
Rannostar 2! , ,21. , . . . are turned on, and therefore the regular memory cell is not selected. If there is one more defective memory cell, line X! * Defective memory cell C connected to Yt: Corresponding high resistance/17v
Reduce the resistance of the IJ condenser using radar annealing. At this time, when the address corresponding to this defective memory cell is input, lines X, Y, both become Sol, the output R0 of the control circuit 20 becomes 111, and the spare memory cell 21 is selected. In other words, when there are two defective memory cells,
Line X.

Ｙ、がともに１０１の時か、線Ｘ、、Ｙ、がともに１０
１の時にＲｏが１１１になり、予備メモリーセルが選択
される。この側では予備メモリーセルは行方向に設けで
あるが、これは列方向に設けてもよい。この時は制卸回
路２０の出力Ｒ０は、予備列線を選択することになる。When both Y and Y are 101, lines X and Y are both 10
When it is 1, Ro becomes 111 and a spare memory cell is selected. On this side, the spare memory cells are provided in the row direction, but they may also be provided in the column direction. At this time, the output R0 of the control circuit 20 selects the spare column line.

制御回路２０の一興体例を第５図ミ；示す。これはトラ
ンジスタ３１〜４３よりなり、不良メモリーセルが選択
されない時は、第３図のＸ、。An example of the control circuit 20 is shown in FIG. This consists of transistors 31 to 43, and when a defective memory cell is not selected, X in FIG.

Ｙ、相当部のいずれか１つ或いは両方ともＪｌレベルで
ある。また第３図のＸ、、Ｙ！相当部のいずれか１つ或
いは両方とも１１ルベルである。このためトランジスタ
３４．１６のゲートは＠０ルベルであるから、トランジ
スタ４１゜４３のデート節点Ｎは１１１であり、トラン
ジスタ４１．４３はオンする。そしてトランジスタ４ｊ
のｒ−）は１０１となる。このためトランジスタ４２は
オフ、トランジスタ４３はオンするから、Ｒ，は１０１
に保たれる。一方不良メモリ−セルのアドレスが入力さ
れると、ｘ、＊　Ｙｌはともに１０″になるから、トラ
ンジスタ３４の？’−）は１１１（ニなって該トランジ
スタ３４はオンする。このため節点Ｎは＠０°となＩ）
、トランジスタ４１．４３はオフする。一方トランゾス
タ４１がオフのため、トランジスタ４２のｒニドは１ｌ
ｌｌ：なってトランジスタ４２はオンし、Ｒ６はａｌｌ
となって予備メモリーセルカ；選択される。ｘ、、ｙ　
　がとも（二１０１となった時も同室 櫟である。Either one or both of Y and the corresponding portion are at the Jl level. Also, X,,Y in Figure 3! One or both of the corresponding parts are 11 lv. Therefore, since the gate of transistor 34.16 is @0 level, the date node N of transistor 41.43 is 111, and transistor 41.43 is turned on. and transistor 4j
r-) is 101. Therefore, transistor 42 is turned off and transistor 43 is turned on, so R, is 101
is maintained. On the other hand, when the address of the defective memory cell is input, x and *Yl both become 10'', so the transistor 34's ?'-) becomes 111 (and the transistor 34 turns on. Therefore, the node N becomes @0° Tona I)
, transistors 41 and 43 are turned off. On the other hand, since the transistor 41 is off, the r nide of the transistor 42 is 1l.
ll: The transistor 42 is turned on, and R6 is all
Then, the spare memory cell is selected. x,,y
When Gatomo became 2101, he was still in the same room.

＠６図は第４図の例えばセル良否−択１弓路１５１．の
変形例である。第６図でＦ家高抵抗／　１７シリコン５
１を低抵抗化することで、デコーダ１１または１２の出
力と例え＋１　Ｘ　、を接続し、デコーダが選択される
とＬを裾４ｖ？Ｊの場合と反対：ソ１ルベルにする。こ
のためＸ　ｌ　　＊　Ｙｌがともに２１１になった時予
備メモリーセルが選択される。@Figure 6 is for example cell quality - choice 1 Yuji 151 in Figure 4. This is a modified example. In Figure 6, F house high resistance / 17 silicon 5
By lowering the resistance of 1, connect the output of decoder 11 or 12 to, for example, +1 Opposite to J: Make it Sol 1 Rubel. Therefore, when both X l * Yl become 211, the spare memory cell is selected.

第７図はこの時に使用するに適した制御回路２０の具体
例である。この回路はトランジスタ６１〜７３よりなり
、不良メモリーセルが選択されるアドレスが入力される
と、例えばＸｌ　。FIG. 7 shows a specific example of a control circuit 20 suitable for use at this time. This circuit is made up of transistors 61 to 73, and when an address at which a defective memory cell is selected is input, for example, Xl.

Ｙ、がともに１１１になる。このためトランジスタ６２
．ｇｓはオンし、トランジスタ６８のｒ−トを１０１に
し、このトランジスタをオフ１１″ｒる。これによりト
ランジスタ７１の？−）及びトランジスタ７２のｆ−）
が１１１となＩＪ　）ランジスタフ１．７２をオンする
。トランジスタ７１がオンすると、トランジスタ７３の
ｅ−））よ１０１（＝なり、このトランジスタ７３はオ
フする。このためトランジスタ７２で光電されて　＠１
−二なり、予備メモリーセルが選択される。Both Y and become 111. Therefore, the transistor 62
．． gs is turned on, bringing the r-t of transistor 68 to 101 and turning this transistor off to 11"r. This causes transistor 71's ?-) and transistor 72's f-)
is 111 (IJ) Turn on Langistav 1.72. When the transistor 71 is turned on, the e-)) of the transistor 73 becomes 101 (=, and this transistor 73 is turned off. Therefore, it is photoelectrically charged by the transistor 72 and @1
-2, the spare memory cell is selected.

第８図は第４図の・ぐツファ回路例えばＢ　ｕ　＠　１
の一例である。この回路はトランジスタ８１〜８Ｃより
なり、第４図のトランジスタ２２１の代わりにトランジ
スタ３３，１１４力を使用されている。節点Ｎは！５図
のものと同一である。つまり不良セルが選択されるアド
レスカー入力されると、節点ＮはＩｏｌになり、トラン
ジスタ８３゜８４をを）させ、−万トランジスタｓ６の
ｒ−トは１１すなって該トラン・ノスタはオンし、正規
メモリーセルを選択するための丁べての行線をＩＱＩに
する。これ以外の時は節点Ｎは１１１で、デコーダ出力
の＠０＠、　ｗｏｗレベルに応じてその出力をＩＱＩ　
、　Ｉｌｌレベル（＝する。′第９図は１記高抵抗ポリ
シリコンの代わ皓〕（＝、Ｉリシリコンフユーズ素子を
用し穐だセル良否選択回路の他の具体例である。率９図
（暑）ζ＝お〜）ては、メモリーセルに不良力ｔある時
をよに、配フユーズ素子９１をレーザ等で溶断する。溶
断されると、第４図で高抵抗ぼりシリコフカ１低抵抗イ
ヒされたのと同様に、トランジスタ９２でその出力は電
漉Ｖ　Ｄ　ｌ二充電される。＠９図（ｂｌも同じくポリ
シリコンフユーズ素子を用Ｉ／また他の鴎体例である。Figure 8 shows the Gutufa circuit of Figure 4, for example, Bu @ 1
This is an example. This circuit consists of transistors 81-8C, with transistors 33 and 114 used in place of transistor 221 in FIG. Node N is! It is the same as that in Figure 5. In other words, when a defective cell is selected and an address card is input, the node N becomes Iol, causing the transistors 83 and 84 to turn on, and the r-to of the transistor s6 becomes 11, which turns on the transistor. , all row lines for selecting regular memory cells are set to IQI. In other cases, the node N is 111, and the output is IQI according to the @0@ and wow level of the decoder output.
, Ill level (= is done. 'Figure 9 is an alternative to high resistance polysilicon described in 1)] (=, This is another specific example of a cell pass/fail selection circuit using a silicon fuse element. Rate 9 When the fuse element 91 is blown out using a laser or the like, the fuse element 91 is blown out with a laser or the like, except when there is a defective force t in the memory cell. In the same way as when the resistor is turned on, its output is charged to VD1 by the transistor 92. Figure 9 (bl also uses a polysilicon fuse element) is another example.

例えば不良メモリーセルカーあるアドレスが入力される
と、デコーダ出力力−１１＠にな１）トランジスタ９３
をオンにする。一方、信号Ｐが１１１となってトランジ
スタ９４の導通抵抗をより下げ、Ｉリシリコンフユーズ
９５に過大な電流を流し、その時発生するジュール熱で
フユーズ素子９５を溶断する。このため出力は、トラン
ジスタ９４のためＩＩＩレベルに保たれる◇第９図（Ｃ
１は更に他の具体例で、デコーダ出力が１１１（＝なる
とトランジスタ９６をより低抵抗化させ、一方電位ＶＰ
として高電位を与えてフユーズ素子９７を溶断する。こ
の溶断によりインバータ９８の入力はｌｏｔだから、出
力は１１ルベルとなるものである。For example, when a certain address is input to a defective memory cell, the decoder output output becomes -11@1) Transistor 93
Turn on. On the other hand, the signal P becomes 111, lowering the conduction resistance of the transistor 94, causing an excessive current to flow through the I silicon fuse 95, and blowing out the fuse element 95 with the Joule heat generated at that time. Therefore, the output is kept at the III level due to the transistor 94 ◇Figure 9 (C
1 is yet another specific example, in which when the decoder output is 111 (=, the resistance of the transistor 96 is lowered, and on the other hand, the potential VP
As a result, a high potential is applied to fuse the fuse element 97. Since the input to the inverter 98 is a lot due to this blowout, the output is 11 lv.

〔発明の効果〕〔Effect of the invention〕

以を説明した如く本発明によれば、単に行。 As explained above, according to the present invention, simply a row.

列により不良メモリーセルを指示する２ケ所を細工する
だけで、つまり２ケ所の高抵抗４１Ｊシリコンのレーザ
アニールによる低抵抗化或いはポリシリコンフユーズ菓
子の切断等により、１ビツトの不良メモリーセルを予備
メモリーセルにおきかえて使うことができる。このため
従来のように、入力アドレスの数だけＩリシリコンフユ
ーズ素子を切断するのにくらべ、はるかに少ない細工数
で済み、そのため予備メモリーセルへの切り換え失敗の
確率は減り、高信頼性の半導体メモリーが提供できるも
のである。By simply modifying the two locations that indicate the defective memory cell depending on the column, that is, by lowering the resistance by laser annealing the high resistance 41J silicon at two locations, or by cutting polysilicon fuse candy, a 1-bit defective memory cell can be saved. It can be used in place of a memory cell. Therefore, compared to the conventional method of cutting I-silicon fuse elements for the number of input addresses, the number of operations required is far less, and the probability of failure in switching to a spare memory cell is reduced, resulting in high reliability. This is what semiconductor memory can provide.

そり−のブロック構成図、＠２図、第３図は同ＩＩ！成
の一部詳細回路図、第４図は本発明の一実施例の回路構
成図、′＠５図ないし勇９図は同回路の一部具体的回路
図である。The block configuration diagram of the sled, @Figure 2 and Figure 3 are the same II! FIG. 4 is a circuit configuration diagram of an embodiment of the present invention, and FIGS. 5 to 9 are specific circuit diagrams of a portion of the same circuit.

１１・・・列デコーダ、１２・・・行デコーダ、１４・
・・正規メモリーセル、１５１１〜１５，４・・・セル
良否選択回路、２０・・・制御回路、２１・・・予備メ
モリーセル。11... Column decoder, 12... Row decoder, 14.
...Regular memory cell, 1511-15,4... Cell quality selection circuit, 20... Control circuit, 21... Spare memory cell.

Claims (1)

【特許請求の範囲】[Claims] 行デコーダ及び列デコーダと；これら行０列ｒコーダに
よって選択されるメモリーセルと；該メモリーセルの予
備となる予備メモリーセルと；１記メモリーセルに不良
のある時、前記行デコーダの出力により伝達されるデー
タと、舵記列デコーダの出力により伝達されたデータと
から前記予備メモリーセルを選択駆動する制砒回路と；
この回路の動作端前記不良メモリーセルの出力を禁止し
予備メモリーセルからのデータを出力する手段とを鶴備
したことを特徴とする半導体メモリー。a row decoder and a column decoder; a memory cell selected by these row 0 column r coders; a spare memory cell that serves as a spare for the memory cell; when the first memory cell is defective, it is transmitted by the output of the row decoder; an arsenal control circuit that selectively drives the spare memory cell based on the data transmitted by the output of the steering column decoder;
A semiconductor memory characterized in that the operating end of this circuit is equipped with means for inhibiting output from the defective memory cell and outputting data from a spare memory cell.