JPS58175195A - Semiconductor memory - Google Patents
Semiconductor memoryInfo
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- JPS58175195A JPS58175195A JP57056277A JP5627782A JPS58175195A JP S58175195 A JPS58175195 A JP S58175195A JP 57056277 A JP57056277 A JP 57056277A JP 5627782 A JP5627782 A JP 5627782A JP S58175195 A JPS58175195 A JP S58175195A
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- JP
- Japan
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- memory cell
- transistor
- defective
- circuit
- output
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は正規のメモリーセルが不具合な場合(二、予備
のメモリーセルに切り換えることがで債る半導体メモリ
ーに関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a semiconductor memory in which it is possible to switch to a spare memory cell when a regular memory cell is defective (2).
最近、半導体メモリーにおいては、正規のメモリーセル
回路と予備のメモリーセル回路を形成してお身、製造時
に正規のメモリーセル回路内に不良ピットがあった場合
には、この不良ピット部分を予備のメモリーセル回路に
置I!換えて使用するような冗長性機能をもったものが
増加している。これは、正規のメモリーセル回路j:わ
ずか1ビツトの不良セルがあってもメモリー全体として
は不具合なため、このようなメモリーは不良品として捨
てられるからである。即ちメモリー容量が増大するのに
伴ない、不良メモリーセルが発生する確率が高くなって
六でおり、不良が発生しているメモリーを捨てていたの
では、製品のコストが掻めて高価なものとなってしまう
。従って全体の歩留り向丘のために予備のメモリーセル
回路を形成し、正規のメモリーセル回路の一部が不良の
場合に、これを切り換えて使う方法が採用されてきたの
である。Recently, in semiconductor memory, regular memory cell circuits and spare memory cell circuits are formed.If there is a defective pit in the regular memory cell circuit during manufacturing, this defective pit part is replaced with a spare memory cell circuit. Place it in the memory cell circuit! The number of devices with redundancy functions that can be used interchangeably is increasing. This is because even if a normal memory cell circuit j has only one bit of defective cell, the memory as a whole is defective, and such a memory is discarded as a defective product. In other words, as memory capacity increases, the probability that defective memory cells will occur increases, and discarding defective memory cells would increase the cost of the product and make it expensive. It becomes. Therefore, a method has been adopted in which a spare memory cell circuit is formed in order to increase the overall yield, and when a part of the regular memory cell circuit is defective, it is switched and used.
@1図は、上記予備のメモリーセル回路が形成されてい
る半導体メモリーのブロック構成図である。図中1はア
ドレス信号が与えられるアドレスバッファであり、この
アドレスバッファ1からの出力は正規のアト0レス7”
:F−/2および予備のアドレスデコーダ3に並列的に
与えられる。正規のアドレスデコーダ2のデコード出力
は正規のメモリーセル回路4に与えられ、このデコード
出力によって正規のメモリーセル回路4内の1つ行線が
選択され、その後この選択された行線に接続されたメモ
リーセルにデータが記憶されたり、データが読み出され
たりする。Figure @1 is a block configuration diagram of a semiconductor memory in which the above-mentioned spare memory cell circuit is formed. In the figure, 1 is an address buffer to which an address signal is given, and the output from this address buffer 1 is a regular address 7".
:F-/2 and the spare address decoder 3 in parallel. The decoded output of the regular address decoder 2 is given to the regular memory cell circuit 4, and one row line in the regular memory cell circuit 4 is selected by this decoded output, and then connected to this selected row line. Data is stored in and read from memory cells.
また正規のアドレスデコーダ2は予備のアドレスデコー
ダ3からの出力によって、そのデコード動作が制細され
る。予備のアドレスデコーダ3のデコード出力は予備の
メモリーセル1弓路5に与えられ、このデコード出力に
よって予備のメモリーセル回路5内のメモリーセルが選
択され、その後この選択されたメモリーセルにr −タ
が記憶されたり、データが読み出されたりする。Further, the decoding operation of the regular address decoder 2 is restricted by the output from the spare address decoder 3. The decoded output of the spare address decoder 3 is given to the spare memory cell 1 circuit 5, a memory cell in the spare memory cell circuit 5 is selected by this decoded output, and then an r-taper is applied to the selected memory cell. is stored and data is read.
一方、を記予備のアドレスデコーダ3は、その構成によ
っては、正規のメモリーセル回路4内に不良ピットがあ
り、この不良部分を予備のメモリーセル回路5内のメモ
リーセルと交換する際に、メモリーセル交換のための情
報が予め不揮発性記憶素子に書き込まれている交換制疵
信号発生部6から出力される交換制例信号によって制卸
することもできる。即ちこのような構成の半導体メモリ
ーにおいては、正規のメモリーセル回路4に不良ピット
がなければ交換削剥信号は出力されず、正規のアト9レ
スデコーダ2のみが動作して正規のメモリーセル回路4
内のメモリーセルがアクセスされる。一方、正規のメモ
リー回路4内に不良ピットがあれば、この不良ピットを
含む行あるいは列アドレスに相当するデコード出力が得
られるように予め予備のアドレスデコーダ3をプログラ
ムしておくとともに、交換制閣信号発生部6から11ル
ベルまたは“OIレベルの交換側(社)信号が尋られる
ように、前記不揮発性記憶素子をプログラムしておく。On the other hand, depending on the configuration of the spare address decoder 3, there may be a defective pit in the regular memory cell circuit 4, and when replacing this defective part with a memory cell in the spare memory cell circuit 5, the memory Cell replacement information can also be controlled by a replacement restriction signal output from the replacement restriction signal generation section 6 in which information for cell replacement has been written in the nonvolatile memory element in advance. In other words, in a semiconductor memory having such a configuration, if there is no defective pit in the regular memory cell circuit 4, the replacement removal signal will not be output, and only the regular At9less decoder 2 will operate and the regular memory cell circuit 4 will be replaced.
memory cells within are accessed. On the other hand, if there is a defective pit in the regular memory circuit 4, the spare address decoder 3 is programmed in advance to obtain a decode output corresponding to the row or column address containing the defective pit, and the replacement system The non-volatile memory element is programmed so that the signal generator 6 receives an exchange signal of 11 lvl or OI level.
従っていまアドレスバッファ1で正規のメモリセル回路
4の不良ピットを含む行または列アドレスに対応する出
力が尋られると、・予備のアドレスデコーダ3によって
予備のメモリーセル回路5内のメモリーセルが選択され
る。更にこの時の予備のアドレスデコーダ3のデコード
出力によって正規のアドレスデコーダ2のデコード動作
が停止され、正規のメモリーセル回路4はアクセスされ
ない。このような操作によって、正規のメモリーセル回
路4内の不良部分が予備のメモリーセル回路5と交換さ
れるものである。Therefore, when the address buffer 1 is asked for the output corresponding to the row or column address containing the defective pit in the regular memory cell circuit 4, the spare address decoder 3 selects the memory cell in the spare memory cell circuit 5. Ru. Furthermore, the decoding output of the spare address decoder 3 at this time stops the decoding operation of the regular address decoder 2, and the regular memory cell circuit 4 is not accessed. Through such operations, the defective portion in the regular memory cell circuit 4 is replaced with the spare memory cell circuit 5.
第2因(1+ 、 (b)はL記交換制a信号発李部6
の従来の構成を示す回路図である。@2図ta+に示す
回路は、電#VD印加点と出力端子Outとの間に不揮
発性記憶素子の一つであるポリシリコン等によって構成
されたフユーズ素子Fを挿入し、出力端子Outとアー
ス点との間にプログラム用のエンハンスメントモードの
MOS)ランノスタQmを挿入し、かつ出力端子Out
とアース点との間にrプレッションモードのMO8ト
ランジスタQDを挿入し、MOSトランジスタQleの
f−)にはプログラム信号Pを与えるととも:ユ、MO
B)ランジスタQDの?−)はアース点に接続したもの
である。また第2図(b)に示す回路は、電源VD印加
点と出力端子Outとの間にプログラム用のエンハンス
メントモードのMOS)ランジスタQlを挿入し、同様
に電源VD印加点と出力端子Outどの間にrプレッシ
ョンモードのMOS)ランジスタQDを挿入し、かつ出
力端子とアース点との間にフユーズ素子Fを挿入し、M
OS)ランジスタQBのr−トにはプログラム信号Pを
与えるとともに、MOS)ランジスタQDの?−)は出
力端子Outに接続するようにしたものである。The second factor (1+, (b) is L exchange system a signal emitting part 6
FIG. 2 is a circuit diagram showing a conventional configuration. The circuit shown in @2 Figure ta+ inserts a fuse element F made of polysilicon, etc., which is one of the nonvolatile memory elements, between the voltage VD application point and the output terminal Out, and connects the output terminal Out and the ground. Insert an enhancement mode MOS (MOS) Runnostar Qm for programming between the output terminal Out
An MO8 transistor QD in the r compression mode is inserted between
B) What about transistor QD? -) is connected to the ground point. Furthermore, the circuit shown in FIG. 2(b) has an enhancement mode MOS (MOS) transistor Ql for programming inserted between the power supply VD application point and the output terminal Out, and similarly between the power supply VD application point and the output terminal Out. Insert a compression mode MOS) transistor QD into the circuit, insert a fuse element F between the output terminal and the ground point, and
The program signal P is applied to the r-to of the OS) transistor QB, and the ? of the MOS) transistor QD is applied. -) is connected to the output terminal Out.
第2図(a)の回路において、フユーズ素子Fが溶断さ
れていないと舞、出力端子OutのレベルはMOS)ラ
ンジスタQDとフユーズ素子Fとの抵抗比C二よってJ
ルベルに保たれている。In the circuit of FIG. 2(a), if the fuse element F is not blown, the level of the output terminal Out will be J due to the resistance ratio C2 between the transistor QD and the fuse element F.
It is kept in Rubel.
−万、MOS)ランジスタQBのダートに111レベル
のプログラム信号Pを与えると、このトランジスタQB
がオンしてフユーズ素子Fに大よな1!流が流れ、この
と永発生するジュール熱によってフユーズ素子Fが溶断
される。フユーズ素子Fが溶断されると、信号Pは再び
°oルベルとなってトランジスタQgはカットオフシ、
今度はトランジスタQDを介して出力端子Ou tが1
0ルベルに枚重される。そしてに、配出カ端子Outの
信号、即ち1vlJ記交換制例信号のレベルが例えば1
1ルベルのときには、予備のアドレη
スf”−y−〆3のrコート9動作は停止され、例えば
10ルベルのときにデコード動作が行なわれる。-10,000, MOS) When a program signal P of level 111 is applied to the dirt of transistor QB, this transistor QB
is turned on and fuse element F has a big 1! The current flows, and the fuse element F is blown out by the Joule heat generated. When the fuse element F is blown, the signal P becomes the °o level again, and the transistor Qg is cut off.
This time, the output terminal Out becomes 1 through the transistor QD.
It is stacked on 0 rubel. Then, the level of the signal at the output terminal Out, that is, the 1vlJ exchange control signal is, for example, 1.
When the level is 1 level, the r-coat 9 operation of the spare address f''-y-3 is stopped, and when the level is 10 levels, for example, the decoding operation is performed.
嘱2図(b)の回路では、第2図(1)の回路とは反対
にフユーズ素子Fが溶断されていないとき、出力端子O
utのレベルはMOS)ランジスタQDとフユーズ素子
Fとの抵抗比によって10gレベルに保たれている。そ
してトランジスタQEのデートに119レベルのプログ
ラム信号Pを与えると、上記と同様にフユーズ素子Fが
溶断され、その後出力端子OutはトランジスタQDを
介して11”レベル(二充電される。この場合?−は出
力端子Outの信号、即ち交換制御信号のレベルが例え
ばSolレベルのときには、予備のアドレスデコーダ3
のデコード動作は停止され、例えば11ルベルのときに
デコード動作が行なわれる。In the circuit of Figure 2(b), contrary to the circuit of Figure 2(1), when the fuse element F is not blown, the output terminal O
The level of ut is maintained at the 10g level by the resistance ratio between the MOS transistor QD and the fuse element F. Then, when a program signal P of level 119 is applied to the date of transistor QE, fuse element F is blown out in the same way as above, and then the output terminal Out is charged to level 11" (2) through transistor QD. In this case?- When the level of the signal at the output terminal Out, that is, the exchange control signal, is, for example, the Sol level, the spare address decoder 3
The decoding operation is stopped, and the decoding operation is performed at, for example, 11 lbs.
第3図は上記交換料(社)信号発生部6を用いない場合
における予備のアドレスデコーダ3の一つのデコード回
路の構成例を示す。この回路は、負荷用のデプレッショ
ンモードのトランジスタQLDと、前記アドレスバッフ
ァ1から出力される各アドレス信号A0 、A、、人8
0人81.。FIG. 3 shows an example of the configuration of one decoding circuit of the spare address decoder 3 in the case where the exchange charge signal generating section 6 is not used. This circuit includes a depletion mode transistor QLD for load and each address signal A0, A, 8 output from the address buffer 1.
0 people 81. .
ムnをr−)入力とする駆動用の複数のエンハンスメン
トモーPのトランジスタQDIとトランジスタQLDと
の間に挿入される複数のフユーズ素子FBとから構成さ
れる。It is composed of a plurality of drive transistors QDI and a plurality of fuse elements FB inserted between the transistor QLD and the transistor QLD.
このようなデコード回路では、前記正規のメモリーセル
回路4のメモリーセルのうち、例えばアドレスA、=A
、=・・・A n:’: Q に対応するものが不良の
場合には、このアドレスに相当するデコード出力が得ら
れるように各フユーズ素子FBがプログラム、即ちA(
1m A1 m・・・人nをff−)入力とするトラ
ンジスタQDR’に接続されているフユーズ素子FBが
溶断される。このため人、2人、=・・・≠An=Qの
場合、予備メモリーセルがアクセスされるものである。In such a decoding circuit, among the memory cells of the regular memory cell circuit 4, for example, address A, =A
, =...A n:': If the one corresponding to Q is defective, each fuse element FB is programmed, that is, A (
1m A1 m . . . The fuse element FB connected to the transistor QDR' which inputs the person n (ff-) is blown out. Therefore, in the case of one person, two people, =...≠An=Q, the spare memory cell is accessed.
ところで第3図に示される予備のアト0レスデコーダに
あっては、不良アドレスの時、予備のメモリーセルを選
択するために入力されるアドレスの数だけプログラム、
即ちフユーズ素子FBを溶断する必要があった。これら
フユーズ素子は、レーデ或いは前述のような電流による
ジュール熱で溶断するが、しかしこのよな溶断方法によ
れば、周辺回路に溶断物が付着すること(−よる信頼性
の低下、或いは溶断自体の失敗、また溶断個所における
信頼性の問題等があり、フユーズ素子の溶断個所は少な
いほど良いことは云うまでもない。しかるに、赦近の集
積1回路の微細加工技術の進歩によりメモリー容量は増
太し、これ【二伴ないアドレス入力数も増加してきた。By the way, in the spare address 0 address decoder shown in FIG. 3, in the case of a defective address, the program is programmed as many times as the number of addresses input to select a spare memory cell.
That is, it was necessary to blow out the fuse element FB. These fuse elements are blown out by Joule heat generated by Radhe or the electric current as described above, but this method of fusing causes the adhesion of fused materials to the peripheral circuits (-, which may reduce reliability or cause the fusing itself to occur). It goes without saying that the fewer the fuse element blowouts, the better.However, with advances in microfabrication technology for single integrated circuits, the memory capacity has increased. Thick, this [the number of address inputs without two characters has also increased.
このため、予備メモリーセルを使用する時に切断する配
線数(フユーズ素子数)も、メモリー容量の増大と共に
増えてきた。For this reason, the number of wires (the number of fuse elements) that need to be cut when using a spare memory cell has increased as the memory capacity has increased.
本発明は1記実情1ユ鑑みてなされたもので、正規メモ
リーセルを予備メモリーセル:二切り換えるに当り、I
リシリコンフユーズの切断或υ翫は4リシリコンの細工
数を少なくでき、しかも正規メモリーセルと予備メモリ
ーセル間のピット単位の置き換えを可能とし、信頼性力
を高く、かつ配線切断失敗の確率を少なくで舞る半導体
メモリーを提供しようとするものである。The present invention has been made in consideration of the actual situation mentioned above, and when switching from a regular memory cell to a spare memory cell, I
The cutting or υ wire of the silicon fuse can reduce the number of silicon fabrications, and also enables pit-by-pit replacement between regular memory cells and spare memory cells, increasing reliability and reducing the probability of wiring failure. The aim is to provide a semiconductor memory that costs less.
行1列デコーダの不良メモリーセル(=対応する各々1
個所のポリシリコンフユーズを切断或いは高抵抗ポリシ
リコンを低抵抗化することで、デコーダ出力を側副回路
に伝達し、行9列デコーダからの出力が共に論理°1ル
ベル:二なると、前記制卸回路が予備メモリーセルを選
択するよウニすることにより、1ビツトのメモリーセル
を予備メモリーセルと置き換えるのに、2個所のポリシ
リコン等の配線に細工するだけで済むようにしたもので
ある。Defective memory cell of row 1 column decoder (=corresponding each 1
By cutting off polysilicon fuses or reducing the resistance of high-resistance polysilicon, the decoder output is transmitted to the auxiliary circuit. By allowing the wholesale circuit to select a spare memory cell, replacing a 1-bit memory cell with a spare memory cell requires only modification of the polysilicon wiring at two locations.
以下図面を参照して本発明の一実施例を説明する。第4
図中11はアドレス入力”@e”1151m 0石 、
・・・をもとに出力’1N ”11* R11*・・・
のいずれかを選択する列デコーダ、12はアドレス入カ
入。* r@ + A1 * A1 @・・・を
もとに出力線R11eR1to・・・のいずれかを選択
する行デコーダである。1記出力線R11@”1!I・
・・はバッファ回路”11 * Bull m ・・’
*駆動@CS、。An embodiment of the present invention will be described below with reference to the drawings. Fourth
11 in the figure is the address input "@e" 1151m 0 koku,
Output '1N "11* R11*... based on...
12 is an address input input. This is a row decoder that selects one of the output lines R11eR1to... based on *r@+A1*A1@... 1 Output line R11@”1!I・
... is a buffer circuit "11 * Bull m ...'
*Drive@CS,.
C,S、、・・・を介して列選択回路13の列線を選択
し、出力線R11*R1to・・・はバッファ回路B
011 @ B ”It * ・・・、駆動線R1@
R1* ””を介して正規メモリーセル回路14でセル
選択を行なう。正規メモリーセルの良否選択回路15□
はデプレッションモーpMO8)ランジスタ16、、、
エンハンスメントモーrMO8)ランジスタ”5teJ
&、い高抵抗ポリシリコン19□ よりなり、セル良否
選択回路15□〜” 14 * ” !3〜” @4
@ ”’も選択lOI#!r1511と対応構成となっ
ている。縦方向に並ぶセル良否選択回路” if s
I J 1m 、・・・の出力Y1は共通化され、セル
良否選択回路” 1t * 1 g + 4 。The column line of the column selection circuit 13 is selected via C, S, . . . , and the output line R11*R1to .
011 @B “It *..., drive line R1@
Cell selection is performed in the regular memory cell circuit 14 via R1*''. Regular memory cell quality selection circuit 15□
is depression mode pMO8) transistor 16,...
Enhancement motor MO8) transistor "5teJ"
&, Made of high-resistance polysilicon 19□, cell quality selection circuit 15□~”14*”! 3~” @4
@ ``' also has a corresponding configuration with the selected lOI#!r1511.Cell quality selection circuits arranged in the vertical direction'' if s
The output Y1 of I J 1m, .
・・・の出力Y、は共通化され、セル良否選択回路15
、□e”IH*・・・の出力χmは共通化され、セル良
否選択回路’ 51te ” 14m・・・の出力X。The output Y of... is shared, and the cell quality selection circuit 15
, □e"IH*...'s output χm is shared, and the output X of the cell quality selection circuit '51te' 14m...
は共通化され、共に制御回路2oにへカされる。are shared and both are connected to the control circuit 2o.
この制御回路2oの出力R0は予備メモリーセル21の
駆動入力となり、かつメモリ非選択用トランジスタ”1
* 2j、*・・・の駆動入力となる。予備メモリ
ーセル21でのセル交換は、駆動人力R0が与えられた
場合、列選択線C8,。The output R0 of this control circuit 2o becomes a drive input for the spare memory cell 21, and the memory non-selection transistor "1"
This becomes the drive input for *2j, *... Cell replacement in the spare memory cell 21 is performed via the column selection line C8 when the driving force R0 is applied.
CS、、・・・で選択されたr−夕線に接続されるもの
が使用されることにより行なわれる。列選択回路13か
ら出力される1ピツトの出力O8は、r−夕線c1
+ c! *・・・の中がら選択されたものである。This is done by using the CS, . . . connected to the selected r-evening line. The 1-pit output O8 output from the column selection circuit 13 is the r-evening line c1.
+c! *Selected from...
デプレッションモードMO8)ランノスタ23.は例え
ばトランジスタ17.lト共ニインパータを構成する。Depression Mode MO8) Runno Star 23. For example, transistor 17. Both constitute an inverter.
デプレッションモードMO8)ランジスタ23. .2
41 。Depression mode MO8) transistor 23. .. 2
41.
24、も同様にインノぐ一夕用である。24 is also for Innogu Ichiya.
84図において、行デコーダ12は、入力されるアドレ
スデータ人。1人、、・・・の組み合わせにより、行線
R15R1*・・・のいずれが1つを”1ルベルにする
。また列デコーダ11も、入力されるアドレスデータ1
゜’e”@e・・・の組み合わせにより、列選択線cs
、、cs、・・・のいずれか1つを111し4ルにする
。列選択回路13は、線cs、が111になると列線C
1を、@C8,が11′になると列線C2を、・・・と
いう具合に選択する。このように、選択された行線及び
列線の交点にあるメモリーセルからデータが読み出され
ることになる。In FIG. 84, the row decoder 12 receives input address data. Depending on the combination of 1 person, . . . , any of the row lines R15R1* . . .
By the combination of ゜'e"@e..., the column selection line cs
, , cs, . . . to 111 and 4. The column selection circuit 13 selects the column line C when the line cs becomes 111.
When @C8 becomes 11', column line C2 is selected, and so on. In this way, data will be read from the memory cell located at the intersection of the selected row line and column line.
いま行線只2、列組(データ線)C1で選択されるメモ
リーセルが不良であったとする。この時、為抵抗ポリシ
リコン1 m11.19*sfr:レーザアニールで低
抵抗でヒする。このためトランジスI 1 g、1 、
11!Ig(7) ト・レイ7ハ電#VDテ充電される
ため、トランジスタ1 g、1.1 II、、がオンす
る。こえにより線X、、Y!はトランジスタ1711e
” 2mのオン、オフで@01.”I″レベル決定さ
れることになる。いま行デコーダ、列デコーダの行線”
t、列線C8っまりC81に対応する出力がともにIl
lレベルになったとする。この時は1記のように不良メ
モリーセルが選ばれるアドレスが入力されている。Assume that the memory cell currently selected in row line 2 and column set (data line) C1 is defective. At this time, resistance polysilicon 1 m11.19*sfr: Laser annealing results in low resistance. Therefore, the transistor I 1 g,1,
11! Ig(7) Since the current is charged, the transistors 1g, 1.1II, , are turned on. By voice, line X,,Y! is the transistor 1711e
"The @01."I" level will be determined by turning on and off the 2m. Now the row line of the row decoder and column decoder"
t, the outputs corresponding to column lines C8 and C81 are both Il.
Suppose that it reaches l level. At this time, the address at which the defective memory cell is selected is input as shown in 1.
するとトランジスタ”11*I7゜がともCニオンし%
YllXlは共に10ルベルになる。制御回路20は線
X、、Y、がともにlotになった時のみ予備メモリー
セルを選択するため、出力R6を11”とし、出力R0
にf−トが接続さレルヱンハンスメントモードMO8)
ランノスタ2!、 、21.、・・・はオンし、従っ
て正規メモリーセルは選択されない。もし不良メモリー
セルが更に1個ある時は、線X! * Ytに接続さ
れる不良メモリーセルC:対応する高抵抗/ 17v
IJコンをレーデアニールで低抵抗化する。この時、こ
の不良メモリーセルに対応するアドレスが入力されると
、線X、、Y、がともにSolになり、制卸回路20の
出力R0が111となって予備メモリーセル21が選択
される。つまり不良メモリーセルが2ピツトある時は、
線X、。Then, the transistor "11*I7゜ is both C-ion and %
Both Yll and Xl are 10 l. Since the control circuit 20 selects a spare memory cell only when the lines X, , Y, both become lot, the output R6 is set to 11'', and the output R0 is set to 11''.
When F is connected to enhancement mode MO8)
Rannostar 2! , ,21. , . . . are turned on, and therefore the regular memory cell is not selected. If there is one more defective memory cell, line X! * Defective memory cell C connected to Yt: Corresponding high resistance/17v
Reduce the resistance of the IJ condenser using radar annealing. At this time, when the address corresponding to this defective memory cell is input, lines X, Y, both become Sol, the output R0 of the control circuit 20 becomes 111, and the spare memory cell 21 is selected. In other words, when there are two defective memory cells,
Line X.
Y、がともに101の時か、線X、、Y、がともに10
1の時にRoが111になり、予備メモリーセルが選択
される。この側では予備メモリーセルは行方向に設けで
あるが、これは列方向に設けてもよい。この時は制卸回
路20の出力R0は、予備列線を選択することになる。When both Y and Y are 101, lines X and Y are both 10
When it is 1, Ro becomes 111 and a spare memory cell is selected. On this side, the spare memory cells are provided in the row direction, but they may also be provided in the column direction. At this time, the output R0 of the control circuit 20 selects the spare column line.
制御回路20の一興体例を第5図ミ;示す。これはトラ
ンジスタ31〜43よりなり、不良メモリーセルが選択
されない時は、第3図のX、。An example of the control circuit 20 is shown in FIG. This consists of transistors 31 to 43, and when a defective memory cell is not selected, X in FIG.
Y、相当部のいずれか1つ或いは両方ともJlレベルで
ある。また第3図のX、、Y!相当部のいずれか1つ或
いは両方とも11ルベルである。このためトランジスタ
34.16のゲートは@0ルベルであるから、トランジ
スタ41゜43のデート節点Nは111であり、トラン
ジスタ41.43はオンする。そしてトランジスタ4j
のr−)は101となる。このためトランジスタ42は
オフ、トランジスタ43はオンするから、R,は101
に保たれる。一方不良メモリ−セルのアドレスが入力さ
れると、x、* Ylはともに10″になるから、トラ
ンジスタ34の?’−)は111(ニなって該トランジ
スタ34はオンする。このため節点Nは@0°となI)
、トランジスタ41.43はオフする。一方トランゾス
タ41がオフのため、トランジスタ42のrニドは1l
ll:なってトランジスタ42はオンし、R6はall
となって予備メモリーセルカ;選択される。x、、y
がとも(二101となった時も同室
櫟である。Either one or both of Y and the corresponding portion are at the Jl level. Also, X,,Y in Figure 3! One or both of the corresponding parts are 11 lv. Therefore, since the gate of transistor 34.16 is @0 level, the date node N of transistor 41.43 is 111, and transistor 41.43 is turned on. and transistor 4j
r-) is 101. Therefore, transistor 42 is turned off and transistor 43 is turned on, so R, is 101
is maintained. On the other hand, when the address of the defective memory cell is input, x and *Yl both become 10'', so the transistor 34's ?'-) becomes 111 (and the transistor 34 turns on. Therefore, the node N becomes @0° Tona I)
, transistors 41 and 43 are turned off. On the other hand, since the transistor 41 is off, the r nide of the transistor 42 is 1l.
ll: The transistor 42 is turned on, and R6 is all
Then, the spare memory cell is selected. x,,y
When Gatomo became 2101, he was still in the same room.
@6図は第4図の例えばセル良否−択1弓路151.の
変形例である。第6図でF家高抵抗/ 17シリコン5
1を低抵抗化することで、デコーダ11または12の出
力と例え+1 X 、を接続し、デコーダが選択される
とLを裾4v?Jの場合と反対:ソ1ルベルにする。こ
のためX l * Ylがともに211になった時予
備メモリーセルが選択される。@Figure 6 is for example cell quality - choice 1 Yuji 151 in Figure 4. This is a modified example. In Figure 6, F house high resistance / 17 silicon 5
By lowering the resistance of 1, connect the output of decoder 11 or 12 to, for example, +1 Opposite to J: Make it Sol 1 Rubel. Therefore, when both X l * Yl become 211, the spare memory cell is selected.
第7図はこの時に使用するに適した制御回路20の具体
例である。この回路はトランジスタ61〜73よりなり
、不良メモリーセルが選択されるアドレスが入力される
と、例えばXl 。FIG. 7 shows a specific example of a control circuit 20 suitable for use at this time. This circuit is made up of transistors 61 to 73, and when an address at which a defective memory cell is selected is input, for example, Xl.
Y、がともに111になる。このためトランジスタ62
.gsはオンし、トランジスタ68のr−トを101に
し、このトランジスタをオフ11″rる。これによりト
ランジスタ71の?−)及びトランジスタ72のf−)
が111となIJ )ランジスタフ1.72をオンする
。トランジスタ71がオンすると、トランジスタ73の
e−))よ101(=なり、このトランジスタ73はオ
フする。このためトランジスタ72で光電されて @1
−二なり、予備メモリーセルが選択される。Both Y and become 111. Therefore, the transistor 62
.. gs is turned on, bringing the r-t of transistor 68 to 101 and turning this transistor off to 11"r. This causes transistor 71's ?-) and transistor 72's f-)
is 111 (IJ) Turn on Langistav 1.72. When the transistor 71 is turned on, the e-)) of the transistor 73 becomes 101 (=, and this transistor 73 is turned off. Therefore, it is photoelectrically charged by the transistor 72 and @1
-2, the spare memory cell is selected.
第8図は第4図の・ぐツファ回路例えばB u @ 1
の一例である。この回路はトランジスタ81〜8Cより
なり、第4図のトランジスタ221の代わりにトランジ
スタ33,114力を使用されている。節点Nは!5図
のものと同一である。つまり不良セルが選択されるアド
レスカー入力されると、節点NはIolになり、トラン
ジスタ83゜84をを)させ、−万トランジスタs6の
r−トは11すなって該トラン・ノスタはオンし、正規
メモリーセルを選択するための丁べての行線をIQIに
する。これ以外の時は節点Nは111で、デコーダ出力
の@0@、 wowレベルに応じてその出力をIQI
、 Illレベル(=する。′第9図は1記高抵抗ポリ
シリコンの代わ皓〕(=、Iリシリコンフユーズ素子を
用し穐だセル良否選択回路の他の具体例である。率9図
(暑)ζ=お〜)ては、メモリーセルに不良力tある時
をよに、配フユーズ素子91をレーザ等で溶断する。溶
断されると、第4図で高抵抗ぼりシリコフカ1低抵抗イ
ヒされたのと同様に、トランジスタ92でその出力は電
漉V D l二充電される。@9図(blも同じくポリ
シリコンフユーズ素子を用I/また他の鴎体例である。Figure 8 shows the Gutufa circuit of Figure 4, for example, Bu @ 1
This is an example. This circuit consists of transistors 81-8C, with transistors 33 and 114 used in place of transistor 221 in FIG. Node N is! It is the same as that in Figure 5. In other words, when a defective cell is selected and an address card is input, the node N becomes Iol, causing the transistors 83 and 84 to turn on, and the r-to of the transistor s6 becomes 11, which turns on the transistor. , all row lines for selecting regular memory cells are set to IQI. In other cases, the node N is 111, and the output is IQI according to the @0@ and wow level of the decoder output.
, Ill level (= is done. 'Figure 9 is an alternative to high resistance polysilicon described in 1)] (=, This is another specific example of a cell pass/fail selection circuit using a silicon fuse element. Rate 9 When the fuse element 91 is blown out using a laser or the like, the fuse element 91 is blown out with a laser or the like, except when there is a defective force t in the memory cell. In the same way as when the resistor is turned on, its output is charged to VD1 by the transistor 92. Figure 9 (bl also uses a polysilicon fuse element) is another example.
例えば不良メモリーセルカーあるアドレスが入力される
と、デコーダ出力力−11@にな1)トランジスタ93
をオンにする。一方、信号Pが111となってトランジ
スタ94の導通抵抗をより下げ、Iリシリコンフユーズ
95に過大な電流を流し、その時発生するジュール熱で
フユーズ素子95を溶断する。このため出力は、トラン
ジスタ94のためIIIレベルに保たれる◇第9図(C
1は更に他の具体例で、デコーダ出力が111(=なる
とトランジスタ96をより低抵抗化させ、一方電位VP
として高電位を与えてフユーズ素子97を溶断する。こ
の溶断によりインバータ98の入力はlotだから、出
力は11ルベルとなるものである。For example, when a certain address is input to a defective memory cell, the decoder output output becomes -11@1) Transistor 93
Turn on. On the other hand, the signal P becomes 111, lowering the conduction resistance of the transistor 94, causing an excessive current to flow through the I silicon fuse 95, and blowing out the fuse element 95 with the Joule heat generated at that time. Therefore, the output is kept at the III level due to the transistor 94 ◇Figure 9 (C
1 is yet another specific example, in which when the decoder output is 111 (=, the resistance of the transistor 96 is lowered, and on the other hand, the potential VP
As a result, a high potential is applied to fuse the fuse element 97. Since the input to the inverter 98 is a lot due to this blowout, the output is 11 lv.
以を説明した如く本発明によれば、単に行。 As explained above, according to the present invention, simply a row.
列により不良メモリーセルを指示する2ケ所を細工する
だけで、つまり2ケ所の高抵抗41Jシリコンのレーザ
アニールによる低抵抗化或いはポリシリコンフユーズ菓
子の切断等により、1ビツトの不良メモリーセルを予備
メモリーセルにおきかえて使うことができる。このため
従来のように、入力アドレスの数だけIリシリコンフユ
ーズ素子を切断するのにくらべ、はるかに少ない細工数
で済み、そのため予備メモリーセルへの切り換え失敗の
確率は減り、高信頼性の半導体メモリーが提供できるも
のである。By simply modifying the two locations that indicate the defective memory cell depending on the column, that is, by lowering the resistance by laser annealing the high resistance 41J silicon at two locations, or by cutting polysilicon fuse candy, a 1-bit defective memory cell can be saved. It can be used in place of a memory cell. Therefore, compared to the conventional method of cutting I-silicon fuse elements for the number of input addresses, the number of operations required is far less, and the probability of failure in switching to a spare memory cell is reduced, resulting in high reliability. This is what semiconductor memory can provide.
そり−のブロック構成図、@2図、第3図は同II!成
の一部詳細回路図、第4図は本発明の一実施例の回路構
成図、′@5図ないし勇9図は同回路の一部具体的回路
図である。The block configuration diagram of the sled, @Figure 2 and Figure 3 are the same II! FIG. 4 is a circuit configuration diagram of an embodiment of the present invention, and FIGS. 5 to 9 are specific circuit diagrams of a portion of the same circuit.
11・・・列デコーダ、12・・・行デコーダ、14・
・・正規メモリーセル、1511〜15,4・・・セル
良否選択回路、20・・・制御回路、21・・・予備メ
モリーセル。11... Column decoder, 12... Row decoder, 14.
...Regular memory cell, 1511-15,4... Cell quality selection circuit, 20... Control circuit, 21... Spare memory cell.
Claims (1)
よって選択されるメモリーセルと;該メモリーセルの予
備となる予備メモリーセルと;1記メモリーセルに不良
のある時、前記行デコーダの出力により伝達されるデー
タと、舵記列デコーダの出力により伝達されたデータと
から前記予備メモリーセルを選択駆動する制砒回路と;
この回路の動作端前記不良メモリーセルの出力を禁止し
予備メモリーセルからのデータを出力する手段とを鶴備
したことを特徴とする半導体メモリー。a row decoder and a column decoder; a memory cell selected by these row 0 column r coders; a spare memory cell that serves as a spare for the memory cell; when the first memory cell is defective, it is transmitted by the output of the row decoder; an arsenal control circuit that selectively drives the spare memory cell based on the data transmitted by the output of the steering column decoder;
A semiconductor memory characterized in that the operating end of this circuit is equipped with means for inhibiting output from the defective memory cell and outputting data from a spare memory cell.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57056277A JPS58175195A (en) | 1982-04-05 | 1982-04-05 | Semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57056277A JPS58175195A (en) | 1982-04-05 | 1982-04-05 | Semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58175195A true JPS58175195A (en) | 1983-10-14 |
Family
ID=13022587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57056277A Pending JPS58175195A (en) | 1982-04-05 | 1982-04-05 | Semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58175195A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0195429A2 (en) | 1985-03-20 | 1986-09-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JPS61222098A (en) * | 1985-01-15 | 1986-10-02 | エスジェーエス―トムソン ミクロエレクトロニクス ソシエテ アノニム | Integrated circuit memory |
JPH0337894A (en) * | 1989-07-04 | 1991-02-19 | Fujitsu Ltd | Semiconductor memory |
JPH03256299A (en) * | 1990-03-06 | 1991-11-14 | Sharp Corp | Semiconductor memory |
JPH0684393A (en) * | 1992-03-17 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | Built-in array type self-test system |
-
1982
- 1982-04-05 JP JP57056277A patent/JPS58175195A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61222098A (en) * | 1985-01-15 | 1986-10-02 | エスジェーエス―トムソン ミクロエレクトロニクス ソシエテ アノニム | Integrated circuit memory |
EP0195429A2 (en) | 1985-03-20 | 1986-09-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
EP0195429A3 (en) * | 1985-03-20 | 1989-03-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JPH0337894A (en) * | 1989-07-04 | 1991-02-19 | Fujitsu Ltd | Semiconductor memory |
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